單精度浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

摘 要：在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過(guò)分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲(chǔ)格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊便于流水設(shè)計(jì)的實(shí)現(xiàn)。所以這里所介紹的單精度浮點(diǎn)加法器具有很強(qiáng)的運(yùn)算處理能力。
關(guān)鍵詞：IEEE 754；單精度浮點(diǎn)；加法運(yùn)算；FPGA

    圖像處理通常采用軟件或者數(shù)字信號(hào)處理器(DSP)實(shí)現(xiàn)。如果利用軟件實(shí)現(xiàn)，運(yùn)行時(shí)會(huì)耗費(fèi)較多的PC資源，而且算法越復(fù)雜時(shí)耗費(fèi)的資源就越多，對(duì)于需要高速處理的情況不適用；而如果采用DSP實(shí)現(xiàn)，提高并行性的同時(shí)指令執(zhí)行速度必然會(huì)提高，較高的指令速度可能導(dǎo)致系統(tǒng)設(shè)計(jì)復(fù)雜化，并增加功耗和成本。新一代的低功耗現(xiàn)場(chǎng)可編程門陣列(FPGA)憑借其強(qiáng)大的高速并行能力，日益成為高速實(shí)時(shí)圖像處理的主流器件。單精度浮點(diǎn)加法運(yùn)算是數(shù)字圖像處理的最基礎(chǔ)的數(shù)據(jù)運(yùn)算方式，在此介紹一種在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的方法。

1 IEEE 754單精度浮點(diǎn)數(shù)存儲(chǔ)格式分析
1．1 實(shí)數(shù)的IEEE 754表示形式
    在計(jì)算機(jī)系統(tǒng)的發(fā)展過(guò)程中，曾經(jīng)提出過(guò)多種方法表示實(shí)數(shù)，但是到目前為止使用最廣泛的是浮點(diǎn)數(shù)表示法。相對(duì)定點(diǎn)數(shù)而言，浮點(diǎn)數(shù)利用指數(shù)，使小數(shù)點(diǎn)的位置可以根據(jù)需要而上下浮動(dòng)，從而可以靈活地表達(dá)更大范圍的實(shí)數(shù)。電子電氣工程師協(xié)會(huì)(Institute of Electricaland Electronics Engineers，IEEE)在1985年制定的IEEE754(IEEE Standard fOr Binary Floating-Point Arithme-tic，ANSI／IEEE Std 754-1985)二進(jìn)制浮點(diǎn)運(yùn)算規(guī)范，是浮點(diǎn)運(yùn)算部件事實(shí)上的工業(yè)標(biāo)準(zhǔn)。一個(gè)實(shí)數(shù)V在IEEE754標(biāo)準(zhǔn)中可以用V=(-1)S×M×2E表示，說(shuō)明如下：
    (1)符號(hào)S決定實(shí)數(shù)是正數(shù)(S=0)還是負(fù)數(shù)(S=1)，對(duì)于數(shù)值0的符號(hào)位特殊處理。
    (2)有效數(shù)字M是二進(jìn)制小數(shù)，M的取值范圍在1≤M<2或0≤M<1。
    (3)指數(shù)E是2的冪，它的作用是對(duì)浮點(diǎn)數(shù)加權(quán)。
1．2 IEEE單精度浮點(diǎn)格式
    浮點(diǎn)格式是一種數(shù)據(jù)結(jié)構(gòu)，它規(guī)定了構(gòu)成浮點(diǎn)數(shù)的各個(gè)字段。IEEE 754浮點(diǎn)數(shù)的數(shù)據(jù)位被劃分為3個(gè)字段，對(duì)3個(gè)字段參數(shù)進(jìn)行編碼：
    (1)一個(gè)單獨(dú)的符號(hào)位S直接編碼符號(hào)S。
    (2)K位的偏置指數(shù)E編碼指數(shù)E，移碼表示。
    (3)N位的小數(shù)．f編碼有效數(shù)字M，原碼表示。
    IEEE單精度浮點(diǎn)格式共32位，包括3個(gè)構(gòu)成字段：23位小數(shù)F，8為偏置指數(shù)E，1位符號(hào)S。將這些字段連續(xù)存放在一個(gè)32位字里，并對(duì)其進(jìn)行編碼。其中O～22包含23位的小數(shù)F；23～30包含8位指數(shù)E；第31位包含符號(hào)S。如圖1所示。

2 單精度浮點(diǎn)加法器的設(shè)計(jì)與實(shí)現(xiàn)
2．1 單精度浮點(diǎn)加法器的算法設(shè)計(jì)
    浮點(diǎn)加法器首先對(duì)浮點(diǎn)數(shù)拆分，得到符號(hào)、階碼、尾數(shù)。對(duì)拆分結(jié)果進(jìn)行絕對(duì)值比較，得到大的階碼、階差和比較結(jié)果輸出。然后進(jìn)行對(duì)階，通過(guò)移位小的尾數(shù)，得到相同大階。對(duì)尾數(shù)進(jìn)行尾數(shù)加減運(yùn)算，得到的結(jié)果進(jìn)行規(guī)格化，最后結(jié)合規(guī)格化結(jié)果運(yùn)算結(jié)果符號(hào)輸出，得到結(jié)果輸出。加法器運(yùn)算過(guò)程如圖2所示。

2．2 單精度浮點(diǎn)加法器的實(shí)現(xiàn)
2．2．1 總體設(shè)計(jì)
    浮點(diǎn)加法器包括兩個(gè)浮點(diǎn)數(shù)拆分模塊、絕對(duì)值比較模塊、浮點(diǎn)數(shù)運(yùn)算結(jié)果判定模塊、對(duì)階模塊、尾數(shù)加減運(yùn)算模塊、尾數(shù)規(guī)格化模塊、合并輸出模塊。其中對(duì)階模塊包括尾數(shù)交換，尾數(shù)移位兩個(gè)子模塊；尾數(shù)加減運(yùn)算模塊尾數(shù)運(yùn)算符號(hào)判定，尾數(shù)加減兩個(gè)子模塊。兩個(gè)浮點(diǎn)數(shù)拆分模塊分別將兩個(gè)浮點(diǎn)數(shù)拆分成符號(hào)、階碼、尾數(shù)3部分，絕對(duì)值比較模塊通過(guò)對(duì)兩個(gè)浮點(diǎn)數(shù)的絕對(duì)值大小的比較得到大階，階差和絕對(duì)值比較結(jié)果，大階直接輸出；對(duì)階模塊然后實(shí)現(xiàn)對(duì)小階的尾數(shù)進(jìn)行移位，將小階與大階對(duì)齊，并對(duì)尾數(shù)進(jìn)行移位；尾數(shù)加減運(yùn)算模塊判定尾數(shù)運(yùn)算符號(hào)后，進(jìn)行尾數(shù)運(yùn)算；尾數(shù)規(guī)格化模塊對(duì)結(jié)果完成尾數(shù)規(guī)格化，同時(shí)調(diào)整階碼；最后結(jié)合浮點(diǎn)數(shù)運(yùn)算結(jié)果判定模塊的符號(hào)輸出，經(jīng)過(guò)合并輸出模塊，得到結(jié)果輸出?？傮w設(shè)計(jì)框圖如圖3所示。

2．2．2 各模塊設(shè)計(jì)實(shí)現(xiàn)說(shuō)明
    (1)拆分模塊。該模塊將輸入的浮點(diǎn)數(shù)拆分成符號(hào)位、價(jià)碼、尾數(shù)3部分。符號(hào)位信號(hào)wSign，指數(shù)位信號(hào)bExp[7：0]，尾數(shù)位信號(hào)bFraction[23：0]。
    (2)浮點(diǎn)數(shù)絕對(duì)值比較模塊。該模塊通過(guò)對(duì)輸入浮點(diǎn)的階碼及尾數(shù)的比較，相應(yīng)得出wCompareResult，bExpDiff，bExpMax三種信號(hào)輸出。當(dāng)bExpA≥bEx-pB時(shí)：wCompareResult=1，bExpDiff=bExpA－bEx-pB，bExpMax＝bExp；當(dāng)bExpA<bExpB時(shí)：wCom-pareResult=0，bExpDiff=bExpB-bExpA，bExpMax=bExpB。
    (3)浮點(diǎn)數(shù)運(yùn)算結(jié)果符號(hào)判定模塊。浮點(diǎn)數(shù)符號(hào)運(yùn)算結(jié)果判別模塊通過(guò)操作數(shù)bDataA，bDataB符號(hào)位及wCompareResult信號(hào)的輸入判定運(yùn)算結(jié)果數(shù)的輸出。
    (4)浮點(diǎn)數(shù)對(duì)階模塊。對(duì)階模塊根據(jù)wCompare-Result的結(jié)果對(duì)輸入的操作數(shù)尾數(shù)bFractionA和bFractionB進(jìn)行操作。當(dāng)wCompareResult=1時(shí)，對(duì)bFractionB進(jìn)行右移位，移位量為bExpDiff，并且將移位后的結(jié)果作為bMinFraction輸出，將bFractionA作為bMaxFraction直接輸出；反之對(duì)bFractionA進(jìn)行右移位，移位量為bExpDiff，并且將移位后的結(jié)果作為bMinFraction輸出，將bFractionB作為bMaxFraction直接輸出。
    (5)浮點(diǎn)數(shù)對(duì)階模塊。此模塊實(shí)現(xiàn)對(duì)階后的尾數(shù)的加減運(yùn)算，然后輸出結(jié)果尾數(shù)的值。當(dāng)wSignA，wSignB同號(hào)時(shí)，尾數(shù)bMaxFraction與bMinFraction相加的結(jié)果作為bFraction輸出；當(dāng)wSignA，wSignB異號(hào)時(shí)，尾數(shù)bMaxFraction與bMinFraction相減的結(jié)果作為bFraction輸出。
    (6)尾數(shù)規(guī)格化模塊。尾數(shù)bFractionIn[24：0]通過(guò)判定從左邊第一次不為0的位后，將此位數(shù)左移到第一位隱藏位，相應(yīng)添加尾數(shù)補(bǔ)0，共計(jì)24位。同時(shí)，將階碼調(diào)整，再隱藏隱藏位，調(diào)整后的階碼和尾數(shù)以bExp，bFraction輸出。
    (7)合并輸出模塊。將浮點(diǎn)數(shù)運(yùn)算結(jié)果符號(hào)判定模塊的輸出信號(hào)wSign與尾數(shù)規(guī)格化模塊的輸出信號(hào)bExp，bFraction合并，得到輸出結(jié)果。

3 結(jié) 語(yǔ)
    介紹一種在FPGA上實(shí)現(xiàn)的單精度浮點(diǎn)加法運(yùn)算器，運(yùn)算器算法的實(shí)現(xiàn)考慮了FPGA器件本身的特點(diǎn)，算法處理流程的拆分和模塊的拆分，便于流水設(shè)計(jì)的實(shí)現(xiàn)。該加法器在作者參與設(shè)計(jì)的多款CPCI總線圖形控制器圖形加速子系統(tǒng)上得到實(shí)際的應(yīng)用和檢驗(yàn)，在處理速度方面表現(xiàn)出很強(qiáng)的適用性。