整合低功耗設計、驗證和提高生產(chǎn)力的EDA工具等

　　整合低功耗設計、驗證和提高生產(chǎn)力的EDA工具將領先的設計、驗證和實現(xiàn)技術與CPF相集成

　　Cadence Low-Power Solution是用于低功耗芯片的邏輯設計、驗證和實現(xiàn)的完全集成的、標準化的流程，將領先的設計、驗證和實現(xiàn)技術與Si2Common Power Format(CPF)相集成，為IC工程師提供端到端的低功耗設計方案。CPF是在設計過程初期詳細定義節(jié)約功耗技術的標準化格式。通過在整個設計過程中保存低功耗設計意圖，該解決方案避免了費力的人工操作，大大降低了與功耗相關的芯片故障，并在設計過程初期提供功耗的可預測性。

　　Cadence Low-Power Solution通過在CPF規(guī)范中建立一個設計功耗意圖的單一的表示法，解決在低功耗設計中多種設計方式混用所帶來的問題。這種表現(xiàn)法跨越了邏輯設計師、驗證工程師和實現(xiàn)工程師所使用的Cadence LogicDesign Team Solution和DigitalImplementation解決方案，包括計劃和以指標為驅(qū)動的流程管理、仿真、邏輯綜合、等效驗證、測試、布局、布線和電壓降分布分析。能夠讓由多類型專家構(gòu)成的整個項目團隊以包含了低功耗意圖的共同的設計角度開始工作，還大幅提高了設計可預測性，并將芯片故障的風險降到最低。
　　
　　高性能、編譯時間快的ISE WEBPACK 9．1 i設計套件可將硬件實現(xiàn)速度提高6倍，將動態(tài)功耗平均降低10％

　　ISE WebPACK 9．1i包含了使用廣泛的ISE Foundation軟件9．1i版的所有特性，可進行HDL輸入、綜合、物理實現(xiàn)和驗證，并可對嵌入式、數(shù)字信號處理(DSP)和實時調(diào)試設計流程進行全面支持，可將硬件實現(xiàn)速度提高6倍，新的功耗優(yōu)化功能可將動態(tài)功耗平均降低10％。

　　SmartCompile技術可幫助設計人員解決每次做少量修改時都要對整個設計進行重新實施的問題。分區(qū)技術利用粘貼一剪切功能自動準確保持現(xiàn)有布局和布線并縮短再實施時間，從而把設計周期后期進行的少量設計更改而帶來的影響降到最?。煌ㄟ^采用此前設計實施已完成的結(jié)果，SmartGuide技術可將少量設計修改再實施所需要的時間大大縮短；利用SmartPreview技術，用戶可以中止并重新恢復布局布線過程，并保存中間結(jié)果來評估設計狀態(tài)。通過預覽實施過程中生成的信息，如布線狀態(tài)和時序結(jié)果，用戶不必等待整個實施過程結(jié)果就可以做出重要的折中方案。

　　用戶界面的增強功能包括：Tcl命令控制臺使設計人員可輕易地從ISE圖形用戶界面轉(zhuǎn)換到命令行環(huán)境；源代碼兼容性功能可識別重建結(jié)果所必需的文件，并支持導入和輸出，方便源代碼控制。

　　ISE WebPACK 9．1i中的擴展時序收斂工具環(huán)境是一個虛擬的“時序收斂工具艙”，支持約束輸入、時序分析、平面布局規(guī)劃和報告視圖之間的直觀交叉探查，因此設計人員可以更容易地分析時序問題。集成時序收斂流程集成了增強的物理綜合工具，改善了綜合和布局時序間的時序相關性，從而可以獲得質(zhì)量更高的結(jié)果。

　　綜合技術(XST)和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動態(tài)功耗平均降低10％。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進行宏處理。物理實施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡，可以在不犧牲性能的情況下將功耗降到盡可能低。