如果在具有多個時鐘的非同步系統(tǒng)中使用FPGA，或者系統(tǒng)中的時鐘頻率或相位與FPGA所使用時鐘頻率或相位不同，那么設(shè)計就會遇到亞穩(wěn)態(tài)問題。不幸的是，如果設(shè)計遇到上述情況，是沒有辦法完全解決亞穩(wěn)態(tài)問題的，不過還是有一些方法可降低系統(tǒng)出現(xiàn)亞穩(wěn)態(tài)問題的幾率。
先來深入研究一下引起亞穩(wěn)態(tài)的原因，再談談用哪些方法加以應對。
什么是亞穩(wěn)態(tài)
在FPGA等同步邏輯數(shù)字器件中，所有器件的寄存器單元都需要預定義信號時序以使器件正確地捕獲數(shù)據(jù)，進而產(chǎn)生可靠的輸出信號。當另一器件將數(shù)據(jù)發(fā)送給FPGA時，F(xiàn)PGA的輸入寄存器必須在時鐘脈沖邊沿前保證最短的建立時間和時鐘脈沖邊沿后的保持時間，從而確保正常完整地 接收信號。
在一定的延遲后，寄存器輸出端隨后將信號發(fā)送到FPGA的其他部分。不過，如果信號傳輸違反了指定時間要求，那么輸出寄存器可能就會進入所謂的亞穩(wěn)態(tài)，這就導致寄存器輸出值會在高低狀態(tài)之間波動，且這種狀態(tài)的時間不確定，從而使穩(wěn)定輸出狀態(tài)無法達到寄存器指定的時間，進而造成性能略有延遲或邏輯行為的副效應。
解決問題
一般來說，將FPGA連接到另一個具有不同時鐘域的數(shù)字器件時，必須給FPGA的輸入部分添加一級同步，使FPGA時鐘域中的第一個寄存器充當同步寄存器。為了實現(xiàn)這一目的，可在FPGA器件的輸入級中使用一系列寄存器或同步寄存器鏈。該鏈可在輸入寄存器將信號發(fā)送到FPGA的其他區(qū)域之前，允許 能有更多的時間解決潛在的亞穩(wěn)態(tài)信號問題。亞穩(wěn)態(tài)信號的穩(wěn)定時間通常比一個時鐘周期要短得多，因此即便延遲半個時鐘周期，亞穩(wěn)態(tài)出現(xiàn)的概率也會按數(shù)量級減少。
為了降低亞穩(wěn)態(tài)問題的出現(xiàn)概率，在設(shè)計中實現(xiàn)的一系列寄存器（連接成移位寄存器）必須滿足以下標準要求：
所有寄存器必須由同一時鐘，或與同一時鐘相位相關(guān)的時鐘控制。
鏈中每個寄存器的扇出都僅針對相鄰的寄存器。
由于不能完全消除亞穩(wěn)態(tài)問題，因此必須做好解決問題的準備。為此，設(shè)計人員采用平均故障間隔時間(MTBF)這個指標來估算從問題出現(xiàn)并導致故障的兩個事件間的平均時間。MTBF值越高，說明設(shè)計的穩(wěn)定性越高。如果發(fā)生了“故障”，只是說明沒有解決亞穩(wěn)態(tài)問題，并不是系統(tǒng)本身真的出現(xiàn)了故障。
如欲了解測量亞穩(wěn)態(tài)的方法，敬請訪問：http://www.xilinx.com/support/documentation/application_notes/xapp094.pdf，查閱賽靈思應用指南XAPP094。
可用以下方程式計算出寄存器的MTBF：
在本例中，C1和C2代表寄存器技術(shù)相關(guān)常數(shù)，tMET代表亞穩(wěn)態(tài)的穩(wěn)定時間。
可根據(jù)每個寄存器的MTBF，確定總的MTBF值。同步器的故障率為1/MTBF，則將每個同步器的故障率相加，就能計算出整個設(shè)計的故障率：
從上式可以明顯看出，通過改進寄存器單元的架構(gòu)，優(yōu)化設(shè)計以延長同步寄存器的tMET，甚至增加鏈中寄存器的數(shù)量等多種方法來改進MTBF。
高層代碼與布局圖
如果發(fā)現(xiàn)輸入信號存在潛在的亞穩(wěn)態(tài)問題，只需創(chuàng)建與同一時鐘有相位關(guān)系的時鐘驅(qū)動的寄存器鏈就能解決此問題。這需要提供如圖1所示的電路。
圖1 同步器鏈的默認布置圖
圖中，將寄存器鏈放置在兩個單元中：第一個為ILOGIC單元，而另外兩個寄存器放置在SLICE單元中（選擇具有相同時鐘的3個寄存器和鏈）。這是減少亞穩(wěn)態(tài)問題的一種快速且非常簡單的方法，還有其他一些方法不但可減少亞穩(wěn)態(tài)問題，還可優(yōu)化性能。
使用賽靈思邏輯塊的IDDR方法
在Virtex-4和Virtex-5 FPGA中，賽靈思將其ILOGIC模塊直接放置在I/O驅(qū)動器和接收器的后面。該模塊包括4個存儲元件寄存器和1個可編程絕對延遲元件。
Virtex-4與Virtex-5器件均采用這4個寄存器來實現(xiàn)雙倍數(shù)據(jù)率輸入(IDDR)寄存器，功能設(shè)計師只需例化IDDR原語便能實現(xiàn)。這將使 受益匪淺。
這種原語的其中一個模式稱為SAME_EDGE_PIPELINED。圖2顯示了采用這種模式的DDR輸入寄存器及相關(guān)信號。綠色矩形框顯示了一系列最優(yōu)的寄存器，可用其解決亞穩(wěn)態(tài)問題。此外，使用 IDDR 方法還有一個優(yōu)勢，即能使用兩三倍之多的主時鐘，同時又不會造成任何設(shè)計時延問題。
圖2 SAME_EDGE_PIPELINED模式中的輸入DDR
只需少量代碼
在《Virtex-4用戶指南》的328～329頁，舉例說明采用VHDL和Verilog語言編寫的IDDR原語的例化。以下采用Verilog語言的IDDR原碼例化的典型實例：
defparam IDDR_INT2.DDR_CLK_EDGE = "SAME_EDGE_PIPELINED";
defparam IDDR_INT2.INIT_Q1 = 1'b1;
defparam IDDR_INT2.INIT_Q2 = 1'b1;
defparam IDDR_INT2.SRTYPE = "SYNC";
IDDR IDDR_INT2( .Q1(sync_data),
.Q2(signal_noload), .C(CLK_2X),
.CE(1'b1), .D(async_data),.R(), .S());
在圖3中看到全新的布局圖。 用這種方法將寄存器鏈放置在兩個單元：前兩個寄存器放置在ILOGIC單元中，另一個寄存器則放置在SLICE單元中（這里選擇的鏈具有3個寄存器和2個不同的時鐘，其中一個時鐘速度是另一個的兩倍）。
圖3 顯示IDDR替代的同步器鏈
整體而言，亞穩(wěn)態(tài)問題會給設(shè)計帶來不便，但采用一些快速便捷的解決方案（如以一種新的方式使用IDDR原語）就能大幅降低設(shè)計發(fā)生亞穩(wěn)態(tài)問題的幾率。大家應在創(chuàng)建設(shè)計時就采用上述方法，而不應事后亡羊補牢，這樣就能創(chuàng)建出既能靈活應對亞穩(wěn)性問題，而且所占面積、性能和成本又得到優(yōu)化的架構(gòu)。
下載文檔
