結(jié)構(gòu)化專用集成電路(structured ASIC)對設計工程師而言還是一個新名詞，然而目前已經(jīng)有多家公司正計劃涉足這一領(lǐng)域?？焖俟杞鉀Q方案平臺(ISSP)是一種結(jié)構(gòu)化ASIC解決方案，該技術(shù)適合于高速ASIC設計，這是因為ISSP可以解決設計人員的很多問題：ISSP器件為多達七層金屬化設計，其中最上兩層可以由客戶定制以符合不同的設計要求，下面幾層由IP、可測試性設計(DFT)模塊以及為減少深亞微米(DSM)效應和時鐘畸變問題的電路。這些設計模塊和電路有助于提高測試覆蓋率，并減少可測試性設計需求，包括SCAN、BIST、BSCAN及TestBus的所有的測試技術(shù)都嵌入在基本陣列中。采用現(xiàn)有的ISSP技術(shù)可以實現(xiàn)工作頻率高達300MHz的系統(tǒng)性能。
表1所示的ISSP-STD器件是當前用戶設計中可以采用的五種，從表中可以看出這些器件最高可以達到170萬個邏輯門密度，以及307Mb嵌入式可配置內(nèi)存。
ISSP-HIS系列
在網(wǎng)絡和通訊這些高速應用系統(tǒng)中都會有一些高速接口，這些接口可以是以單獨的芯片或集成在專用標準產(chǎn)品(ASSP)或ASIC中的內(nèi)核形式實現(xiàn)。用單獨的芯片作為接口的解決方案需要更大面積、更高功耗，還需要提供高速時鐘信號，此外其成本也更高。相對而言，ASIC高速接口內(nèi)核的方法是一種更可取方案，NEC電子根據(jù)該方案推出了ISSP技術(shù)的子系列 - ISSP高速接口(ISSP-HIS)系列。
將具有ISSP-HIS基本陣列的ISSP系列擴大，這意味著通過工藝認證的串并/并串轉(zhuǎn)換器(SERDES)內(nèi)核已經(jīng)可以適用于這種技術(shù)。該內(nèi)核的工作速率可以從622Mbps到1.25Gbps以及2.5Gbps到3.125Gbps，完全能滿足不同實際應用要求。此外，該內(nèi)核還可以支持Infiniband、XAUI、千兆以太網(wǎng)以及PCI-Express接口。設計中我們同時還考慮到了功耗問題，在3.125Gbps時每個信道為220mW，完全滿足客戶的低功耗ASIC設計要求。
ISSP-HSI的發(fā)展過程中包含三種不同密度的基本陣列。最小的基本陣列有四個SERDES通道，最大的基本陣列有16個SERDES通道，可以將高達2Mb的嵌入式可配置內(nèi)存與一百萬可用門集成。除SERDES內(nèi)核外，預先還集成了四個模擬鎖相環(huán)(APLL)和16個延遲線環(huán)路(DLL)。器件的內(nèi)部供電電壓為1.5V，輸入/輸出電壓為1.5V、2.5 V和3.3V。
高性能的設計同時還需要先進的封裝技術(shù)。因此，我們對ISSP采用兩種新封裝形式，即先進的球柵陣列(ABGA)和倒裝芯片球柵陣列(FCBGA)。ABGA是采用線邦定的倒裝芯片封裝形式。
成熟的設計流程
上面所述的技術(shù)將獨特的ISSP技術(shù)與ASIC的性能和功能優(yōu)點以及傳統(tǒng)門陣列的低成本和短設計周期優(yōu)勢相結(jié)合。此外，設計工程師還可以訪問NEC的OpenCAD設計環(huán)境，它包含物理底層規(guī)劃、時鐘驅(qū)動設計、分層設計以及其它先進的設計技術(shù)。
此外，NEC電子還與Synplicity和Tera Systems公司合作。Synplicity利用定制映射技術(shù)對Synplify ASIC綜合軟件進行了優(yōu)化以支持ISSP架構(gòu)，并開發(fā)一個FPGA和ASIC設計工程師都可理解的綜合設計流程。Tera Systems公司與NEC電子合作開發(fā)出一種優(yōu)化ISSP寄存器傳輸級(RTL)規(guī)則檢查和規(guī)劃工具，保證了在RTL設計階段的時序收斂和物理實現(xiàn)。
ISSP2 - 90nm結(jié)構(gòu)化ASIC解決方案
新結(jié)構(gòu)化ASIC的ISSP2系列可以提供多達四百萬個可用的ASIC門、10Mb嵌入式可配置內(nèi)存，以及實現(xiàn)500MHz的工作頻率。ISSP2的性能和集成度超過最先進的FPGA，但設計周期與ISSP一樣，非重復的工程成本低。
ISSP2器件集成了10Gbps單端口SERDES接口和下一代3Gbps串行ATA接口，使之成為高端計算和高帶寬網(wǎng)絡應用的理想器件。ISSP2系列基于NEC公司的90納米技術(shù)(UX6)，UX6技術(shù)是用在ASIC和ISSP上的先進技術(shù)，該技術(shù)適用于寬帶通訊、高端計算和存儲系統(tǒng)以及移動計算等低功耗、高性能應用。ISSP2器件的結(jié)構(gòu)采用五到七層的金屬化布線設計，其中上面兩層可根據(jù)客戶需要定制，以滿足不同的設計需要，下面的幾層是根據(jù)NEC電子IP和DFT模塊預先設計好的，包括降低信號完整性和時鐘畸變等問題的電路。基于這些IP和功能模塊可以極大地減少ASIC的開發(fā)成本，不需要客戶為解決深亞微米時鐘和信號完整性問題而投入大量設計人員成本和高昂的工具成本。
ISSP開放式聯(lián)盟計劃
ISSP的開放式聯(lián)盟計劃是使ISSP成為廣泛應用的結(jié)構(gòu)化ASIC設計平臺的推廣策略一部分。在該計劃中將成立ISSP認證設計室、ISSP認證第三方IP內(nèi)核及EDA供應商聯(lián)盟。計劃中的認證設計室、認證第三方IP和EDA供應商聯(lián)盟三部分使客戶能夠很快開發(fā)出以ISSP為基礎(chǔ)的解決方案。在這個計劃中，NEC電子將把客戶推薦給已通過認證具有ISSP設計能力的設計公司。所有通過認證的公司在需要的情況下都可以得到便利的技術(shù)培訓和技術(shù)支持，并可以不斷更新ISSP庫和設計手冊。必要時這些公司還可以使用NEC電子的設計工具，加入他們自己的或從其它渠道獲得的IP。通過ISSP認證的設計公司將發(fā)送一份簽收(sign off)網(wǎng)表或GDSII給NEC制造原型芯片。
為進一步增加更多的ISSP IP，第三方IP供應商也可以將他們的IP內(nèi)核加入到ISSP平臺中。經(jīng)認證后，處理器和接口這一類IP內(nèi)核將被增加到IP庫中。總之，ISSP技術(shù)的目標是使用戶跟上市場需求的步伐，具體體現(xiàn)在采用90nm技術(shù)、用易用的設計流程得出優(yōu)化的設計結(jié)果，以及與第三方合作為用戶提高他們的關(guān)鍵競爭力等方面。
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