現(xiàn)場可編程門陣列(FPGA)設(shè)計

隨著器件規(guī)模、功能以及可靠性的不斷提高,FPGA在現(xiàn)代數(shù)字系統(tǒng)中的應(yīng)用日漸廣泛。采用FPGA設(shè)計數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計方式之一。

    FPGA設(shè)計是指使用相應(yīng)的EDA開發(fā)軟件對FPGA器件進行開發(fā)的過程。最早的設(shè)計方法是自底向上的,即首先確定庫中可用的元件,再使用這些元件進行模塊的設(shè)計,完成各模塊后進行連接,從而形成整個系統(tǒng)。最后經(jīng)過調(diào)試和測量來考察系統(tǒng)是否達到所需的性能指標。

    隨著技術(shù)和需求的發(fā)展,自底向上的方法已經(jīng)不能適應(yīng)復(fù)雜數(shù)字系統(tǒng)的設(shè)計。目前廣泛使用的是自頂向下的設(shè)計方法和流程：首先從系統(tǒng)設(shè)計入手,在頂層進行功能劃分和結(jié)構(gòu)設(shè)計,并用硬件描述語言對高層次的系統(tǒng)行為進行描述,在系統(tǒng)級采用仿真手段驗證設(shè)計的正確性,之后再逐級設(shè)計下一層的結(jié)構(gòu),用綜合優(yōu)化工具生成具體門電路的網(wǎng)表。這種逐級進行設(shè)計和驗證的方法可以及早發(fā)現(xiàn)問題并修改系統(tǒng)設(shè)計,縮短開發(fā)周期、節(jié)約成本。

FPGA設(shè)計流程
    FPGA設(shè)計的一般流程如圖1所示,包括設(shè)計準備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真、器件編程與測試幾個步驟。

設(shè)計準備

    在數(shù)字系統(tǒng)設(shè)計之前,首先要進行方案論證、系統(tǒng)設(shè)計、器件選擇等準備工作。設(shè)計人員根據(jù)任務(wù)的功能和性能指標需求,對器件的資源、成本以及功耗等方面進行折衷,選擇合適的設(shè)計方案和FPGA器件。

設(shè)計描述與輸入

    設(shè)計輸入就是指設(shè)計人員將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來,并輸入計算機的過程。設(shè)計描述和設(shè)計輸入通常使用圖形和硬件描述語言兩種形式。

圖形輸入方式

    圖形方式的設(shè)計輸入主要是使用EDA軟件進行原理圖、狀態(tài)圖、波形圖等圖形的編輯和修改。

    原理圖輸入方式是一種最直接的設(shè)計描述方式,使用元件庫中的元件畫出系統(tǒng)或電路的原理圖,符合人們的思維習慣。這種設(shè)計輸入方式要求設(shè)計人員具有豐富的硬件知識、熟悉FPGA器件的結(jié)構(gòu)。主要優(yōu)點是系統(tǒng)結(jié)構(gòu)清晰直觀、便于信號的觀察和電路的調(diào)整;缺點是設(shè)計效率低,產(chǎn)品升級、FPGA器件更換、EDA軟件更換時需要重新輸入原理圖,而硬件描述語言輸入方式就沒有這方面的問題。

    狀態(tài)圖主要用來通過圖形方式設(shè)計有限狀態(tài)機。圖形化的有限狀態(tài)機設(shè)計具有簡單、直觀、快捷等特點。波形輸入方式主要是用來建立和編輯波形設(shè)計文件,以及輸入仿真向量和功能測試向量。

硬件描述語言輸入方式

    硬件描述語言輸入方式使用文本進行設(shè)計描述,包括普通硬件描述語言和行為級硬件描述語言。比較有代表性的普通硬件描述語言是ABEL,它支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式,主要用于簡單可編程邏輯器件的設(shè)計輸入。

    行為級硬件描述語言是目前常用的高層硬件描述語言,主要有VHDL和Verilog HDL兩個IEEE標準。其突出優(yōu)點有：邏輯設(shè)計與具體工藝無關(guān),使設(shè)計人員在系統(tǒng)設(shè)計、邏輯驗證階段確定方案的可行性;行為級描述,便于設(shè)計大規(guī)模、復(fù)雜的數(shù)字系統(tǒng);具有很強的邏輯描述和仿真功能,輸入效率高;在不同的FPGA器件和EDA軟件之間的轉(zhuǎn)換比較方便;不必對底層的電路和FPGA器件結(jié)構(gòu)非常熟悉。

功能仿真

    功能仿真也稱為前仿真或行為仿真。用戶所設(shè)計的電路在綜合之前應(yīng)該首先進行邏輯功能的驗證,這種仿真沒有器件內(nèi)部邏輯單元和連線的實際延時信息,只是初步驗證系統(tǒng)的邏輯功能。

    為了能夠完成功能仿真,需要先使用波形編輯器或硬件描述語言,來建立仿真時需要的波形文件和測試向量（盡可能包含所有可能影響設(shè)計功能的輸入信號的組合）。仿真結(jié)果將以波形圖的方式直觀顯示在計算機屏幕上,并生成報告。從中設(shè)計者可以觀察到各個信號的變化,以判斷電路是否實現(xiàn)了預(yù)期的功能。如果發(fā)現(xiàn)錯誤,則應(yīng)該返回設(shè)計輸入階段進行邏輯設(shè)計的修改。

設(shè)計處理

    確定設(shè)計描述的功能無誤后,就可以使用EDA軟件對設(shè)計描述和相應(yīng)的性能約束進行處理,設(shè)計處理是FPGA設(shè)計開發(fā)中的重要環(huán)節(jié)。在設(shè)計處理的過程中,EDA軟件對設(shè)計輸入文件進行語法和設(shè)計規(guī)則檢查、邏輯簡化、優(yōu)化、綜合、適配、布局布線、時間參數(shù)提取,最后產(chǎn)生器件編程用的數(shù)據(jù)文件。

    首先,EDA軟件對設(shè)計輸入進行語法和設(shè)計規(guī)則檢查,然后簡化和優(yōu)化邏輯方程,通過綜合和適配將優(yōu)化后的設(shè)計映射到器件相應(yīng)的邏輯單元中,生成網(wǎng)表文件。布局布線將映射產(chǎn)生的物理單元在目標器件上進行放置和連接,并提取相應(yīng)的時間參數(shù)。時間參數(shù)提取將生成當前設(shè)計的含有時間參數(shù)的網(wǎng)表,用于時序仿真。另外,時間參數(shù)提取輸出的時序報告可以反映當前設(shè)計是否滿足時序約束。

    設(shè)計處理的效果主要取決于設(shè)計者的風格和綜合工具的能力。使用EDA軟件進行設(shè)計處理時需要注意：首先,最優(yōu)化的目標可以是速度、資源、功耗等,這些指標時相互制約的。其次,目前綜合器所支持的硬件描述語言的語法是有限的,過于抽象的語法還無法綜合。因此,設(shè)計者應(yīng)該具有良好的硬件描述語言編碼風格。

時序仿真

    時序仿真又稱為后仿真或延時仿真,是高速FPGA設(shè)計過程中必不可少的仿真驗證階段。由于不同F(xiàn)PGA器件內(nèi)部的延時不一樣,不同的布局布線方案也將影響電路各部分的延時,這些延時可能會導(dǎo)致系統(tǒng)和電路功能的變化。因此在設(shè)計處理以后,需要對系統(tǒng)和各模塊進行時序仿真,分析時序關(guān)系,檢查和消除競爭冒險、并對器件的實際工作性能進行估計。

    由于時序仿真中需要參考的參數(shù)非常多,因此將比功能仿真花費的時間長。時序仿真中使用了電路延時的最壞情況,因此,通過時序仿真驗證之后的設(shè)計一般都能夠在實際器件上正確運行。

器件編程與測試

    器件編程也可以稱為配置。時序仿真完成之后,就可以使用EDA軟件生成FPGA器件編程時所需的數(shù)據(jù)文件。器件的編程就是將編程數(shù)據(jù)下載到相應(yīng)的FPGA器件中去。

    器件編程需要滿足一定的條件,如編程電壓、編程時序、編程算法等。一次性編程的FPGA需要專用的編程器完成器件的編程工作,基于SRAM的FPGA可以由EPROM或其他存儲器件進行配置。在線可編程的FPGA器件不需要專門的編程器,僅需要一根編程下載電纜和相應(yīng)的編程軟件。

    器件在編程結(jié)束后,還可以對器件進行校驗、加密等操作工作。對于支持JTAG技術(shù),具有邊界掃描測試BST（Boundary-Scan Testing）能力和在線編程能力的器件來說,編程和測試過程都比較方便。

FPGA設(shè)計的要求

    作為一個優(yōu)秀的FPGA設(shè)計,必須具有以下幾方面特征：

滿足系統(tǒng)的設(shè)計規(guī)范和性能要求

    滿足用戶對系統(tǒng)性能指標和設(shè)計規(guī)范的需求,是一個FPGA設(shè)計成功的最基本要求。

源代碼可讀性高

    可讀性好的FPGA設(shè)計（原理圖或硬件描述語言描述的源文件）應(yīng)該包含有足夠的說明和注釋信息,比如,各個模塊的說明、每張原理圖之間的關(guān)系、硬件描述的模塊之間的互連關(guān)系等等。另外,狀態(tài)機設(shè)計的文檔應(yīng)該包括狀態(tài)圖或功能描述,布爾方程的實現(xiàn)過程也應(yīng)該寫在源代碼中。

    可讀性好的設(shè)計在調(diào)試、測試和維護上將節(jié)省大量的時間,已經(jīng)經(jīng)過驗證的電路很容易重用,節(jié)省開發(fā)時間。

完備的開發(fā)文檔

    為了保證FPGA設(shè)計的可重復(fù)性,設(shè)計文檔除了詳盡的系統(tǒng)設(shè)計說明之外,還必須包括一些其他的必要信息,比如軟件開發(fā)系統(tǒng)的版本號、軟件的各個選項及參數(shù)設(shè)置。另外,各種操作和修改的過程都應(yīng)該以文檔的方式記錄下來。如果不這樣做,最終的實現(xiàn)就會因人而異、因開發(fā)系統(tǒng)而異,整個系統(tǒng)的性能也變得不穩(wěn)定,甚至無法評估。

FPGA設(shè)計的基本原則

    在EDACN的FPGA技術(shù)論壇上,一些經(jīng)驗豐富的設(shè)計人員總結(jié)了FPGA設(shè)計中幾條非常重要的基本原則,現(xiàn)列舉如下,供大家參考借鑒。

硬件資源與處理能力的折衷

    在設(shè)計中,可以通過并行處理來提高處理能力,而并行的硬件將消耗更多的FPGA內(nèi)部資源;也可以通過模塊復(fù)用來降低硬件資源的消耗,帶來的結(jié)果就是系統(tǒng)運行速度的降低。在具體設(shè)計中,應(yīng)該根據(jù)系統(tǒng)性能指標的要求,在資源消耗和處理能力之間取得合理的折衷,在保證系統(tǒng)功能和性能的同時降低資源消耗,從而降低功耗和成本。

硬件思想

    應(yīng)該明確FPGA邏輯設(shè)計所采用的硬件描述語言與軟件語言（如C,C++等）是有本質(zhì)區(qū)別的。在使用硬件描述語言進行FPGA設(shè)計時,不應(yīng)該片面追求代碼的整潔,簡短。而正確的編碼方法是：首先要對所需實現(xiàn)的硬件電路的結(jié)構(gòu)與連接有十分清晰的理解和設(shè)想,然后再用適當?shù)腍DL語句表達出來即可。

系統(tǒng)原則

    在FPGA設(shè)計中,應(yīng)該對設(shè)計的全局在宏觀上進行合理的安排,比如時鐘域、模塊復(fù)用、約束、面積、速度等問題。這些系統(tǒng)上的考慮不僅關(guān)系到是否能夠最大程度地發(fā)揮項目成員的協(xié)同設(shè)計能力,而且直接決定著設(shè)計的綜合、實現(xiàn)效果和相關(guān)的操作時間。

    模塊化設(shè)計是系統(tǒng)原則的一個很好的體現(xiàn),它不僅僅是一種設(shè)計工具,它更是一種設(shè)計思路、設(shè)計方法,它是自頂向下、模塊劃分、分工協(xié)作設(shè)計思路的集中體現(xiàn),是當代大型復(fù)雜系統(tǒng)的推薦設(shè)計方法,目前很多的EDA廠商都提高了模塊化設(shè)計工具。

同步設(shè)計原則

    目前的商用FPGA都是面向同步電路設(shè)計而優(yōu)化的,其上實現(xiàn)異步電路并不能充分體現(xiàn)出異步電路應(yīng)有的優(yōu)勢。而同步時序電路可以很好地避免毛刺,因此,提倡在設(shè)計中全部使用同步邏輯電路。

 FPGA設(shè)計新發(fā)展

    隨著FPGA的門數(shù)、速度、結(jié)構(gòu)復(fù)雜度、各種IP核供應(yīng)等方面的不斷進步、數(shù)字系統(tǒng)設(shè)計規(guī)模超越幾百萬門,更多的設(shè)計者將混合使用系統(tǒng)級和平臺級的FPGA器件及其內(nèi)部嵌入的處理器、存儲器或數(shù)字信號處理器。FPGA設(shè)計的要求也必須作出相應(yīng)的變化,從而使設(shè)計者能夠使用FPGA器件實現(xiàn)更復(fù)雜、更高速的系統(tǒng)。

    在通常的FPGA設(shè)計中,首先是整個系統(tǒng)進行架構(gòu),然后再把硬件部分設(shè)計交給硬件工程師進行寄存器轉(zhuǎn)移級（RTL）設(shè)計,軟件部分設(shè)計交給軟件工程師采用C++語言等進行編程。但隨著設(shè)計規(guī)模的擴大,芯片復(fù)雜度及性能需求的提高,使用傳統(tǒng)方法將面臨很多困難。因此,FPGA模塊化設(shè)計和系統(tǒng)級設(shè)計概念正在不斷得到發(fā)展和改進。

分層次的模塊化設(shè)計方法

    分層次的、基于模塊的設(shè)計方法將系統(tǒng)分為多個層次,采用模塊作為基本設(shè)計單元,實現(xiàn)系統(tǒng)的開發(fā)和設(shè)計。在這種設(shè)計流程中,設(shè)計者面對的是各種不同層次的功能模塊,這樣就為復(fù)雜的幾百萬門級系統(tǒng)的設(shè)計和處理提供了更高的抽象級別以及更靈活的實現(xiàn)方式。

    分層次的模塊化設(shè)計方法具有很多優(yōu)點。滿足了縮短市場響應(yīng)時間,同時降低成本的需求。首先,基于模塊的設(shè)計方法在設(shè)計實現(xiàn)中引入了最大程度的并行性,使頂層設(shè)計和單個模塊設(shè)計能同時進行;其次,這種方法使得設(shè)計者更容易進行設(shè)計復(fù)用,包括設(shè)計模塊和IP核的復(fù)用。

電子系統(tǒng)級（ESL）設(shè)計與驗證方法學(xué)

    ESL設(shè)計是能夠讓電子系統(tǒng)設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué),它還提供寄存器傳輸級實現(xiàn)的驗證基礎(chǔ)。

    ESL的目標是系統(tǒng)級模型的協(xié)同軟硬件設(shè)計。在過去幾年中,ESL設(shè)計被認為是一個很難達到的目標。然而目前,業(yè)界在ESL設(shè)計上已經(jīng)取得了一定的進展。隨著SystemC已提交給IEEE P1666工作組,SystemC如今已被接受并成為廣泛使用的系統(tǒng)級建模標準。目前已有許多世界領(lǐng)先的系統(tǒng)和半導(dǎo)體公司采用ESL設(shè)計,為產(chǎn)品提供必需的先進功能和高性能。電路規(guī)模越大、復(fù)雜度越高,ESL設(shè)計方法和工具所能顯示的優(yōu)勢就越高