摘要：正交幅度調制技術(QAM)是一種功率和帶寬相對高效的信道調制技術，因此在信道調制技術中得到了廣泛的應用。它的載波信號的FPGA實現(xiàn)一般采用查找表的方法，為了達到高精度要求，需要耗費大量的ROM資源。提出了一種基于流水線CORDIC算法的實現(xiàn)方案，可有效地節(jié)省FPGA的硬件資源，提高運算速度，并根據(jù)DSP開發(fā)工具DSP Builder的優(yōu)點，采用VHDL文本與Simulink模型圖相結合的方法進行了設計。仿真結果驗證了設計的正確性及可行性。
關鍵詞：正交幅度調制；調制解調器；CORDIC算法；FPGA；DSP Builder
0 引言
正交幅度調制是頻率利用率很高的一種調制技術。與其他調制技術相比，具有能充分利用帶寬、抗噪聲能力強等優(yōu)點，在移動通信、有線電視傳輸和ADSL中均有廣泛應用。它的載波信號的FPGA實現(xiàn)一般采用DDS(直接數(shù)字頻率合成)技術，即在兩塊ROM查找表中分別放置一對正交信號。通過這種方法雖然可以輸出一組完全正交的載波信號，但它主要用于精度要求不是很高的場合，如果精度要求高，查找表就很大，相應的存儲器容量也要很大，使系統(tǒng)的運行速度受到限制，不適合現(xiàn)代通信系統(tǒng)的發(fā)展。本文基于CORDIC(Coordinate Rotation Digital Computer)算法，研究正交幅度調制解調器的FPGA實現(xiàn)方法。該方法不僅能夠節(jié)省大量的FPGA邏輯資源，而且能很好地兼顧速度、精度、簡單及高效等各個方面。
1 正交幅度調制解調器工作原理
正交幅度調制解調器系統(tǒng)框圖如圖1所示。其中，a(t)和b(t)為兩路相互獨立的待傳送基帶信號，正交信號發(fā)生器輸出兩路互為正交的正弦載波信號，經(jīng)過兩個乘法器可以獲得互為正交的平衡調幅波，即不帶載頻的雙邊帶調幅波。假設乘法器的乘法系數(shù)為1，則經(jīng)過加法器產(chǎn)生的調制信號為：
對調制信號X(t)進行解調，采用了正交同步解調方法。已調正交調幅信號X(t)分別與正交信號發(fā)生器產(chǎn)生的余弦信號和正弦信號相乘后產(chǎn)生兩路輸出信號：
2 正交信號發(fā)生器的設計
2．1 CORDIC算法原理
CORDIC算法是由J．Volder于1959年提出的。該算法適用于解決一些三角學的問題，如平面坐標的旋轉和直角坐標到極坐標的轉換等。 CORDIC算法的基本思想是通過一系列固定的、與運算基數(shù)有關的角度的不斷偏擺，以逼近所需的旋轉角度。從廣義上講，CORDIC方法就是一種數(shù)值計算的逼近方法。該算法實現(xiàn)三角函數(shù)的基本原理如下：
設初始向量(x0，y0)逆時針旋轉角度口后得到向量(xn，yn)，則：
式中：θi表示第i次旋轉的角度，并且tanθi=2-i；zi表示第i次旋轉后與目標角度的差；δi表示向量的旋轉方向由zi的符號位來決定，即δi=sign(zi)；為每一級的校正因子，也就是每一級旋轉時向量模長發(fā)生的變化，對于字長一定的運算，總的校正因子是一個常數(shù)。迭代n次(n→∞)后可以得到如下結果：
當給定的初始輸入數(shù)據(jù)為x0=1／k，y0=0時，z0=θ，則輸出為：
由上可知，xn，yn分別為輸入角θ的余弦和正弦值，故基于CORDIC算法可產(chǎn)生正交信號。
2．2 CORDIC算法流水線結構
由式(5)可以看出，CORDIC算法的實現(xiàn)只需要基本的加減法和移位操作，因此很容易用硬件實現(xiàn)。該硬件的實現(xiàn)可以通過圖2所示的基本單元級聯(lián)成流水線結構實現(xiàn)。在經(jīng)過n(迭代次數(shù))個時鐘的建立時間之后，每隔一個時鐘便能輸出一個運算結果。輸出精度由CORDIC算法中的迭代次數(shù)決定。如需提高精度，只需簡單地增加流水單元即可，擴展性很好，而且這并不會大量增加FPGA的資源耗費。
3 FIR低通濾波器設計
FIR低通濾波器設計可以采用分布式算法，利用FPGA查找表代替乘法器來實現(xiàn)。為便于理解分布式算法的原理，考慮“乘積和”內積如下：
式(10)的形式被稱為分布式算法，分布式算法是一種以實現(xiàn)乘累加運算為目的的運算方法。如果建立一個查找表，表中數(shù)據(jù)由所有固定系數(shù)的所有加的組合構成，那么用N位輸人數(shù)據(jù)構成的N位地址去尋址查找表。如果N位都為1，則查找表的輸出為N位系數(shù)之和；如果N位中有0，則其對應的系數(shù)將從和中去掉。這樣乘法運算就成了查找操作，整數(shù)乘法可以通過左移b位實現(xiàn)。濾波器的系數(shù)h(n)可以使用Matlab的FDATool設計工具來獲得。
4 調制解調器的FPGA設計
DSP Builder是美國Altera公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具，作為Matlab的一個Simulink工具箱，可以幫助設計者完成基于FPGA的DSP系統(tǒng)設計的整個流程。更為重要的是基于Simulink平臺利用DSP Builder庫進行FPGA設計時，能利用DSP Builder庫的HDL Import模塊將HDL文本設計轉變成為DSP Builder元件，在系統(tǒng)的模型設計中使用，為系統(tǒng)的FPGA設計提供很大的方便。因此，調制解調器的設計采用VHDL文本與Simulink模型圖設計相結合的方法。
4．1 子模塊的VHDL設計
CORDIC算法和FIR低通濾波器兩個子模塊可以在QuartusⅡ環(huán)境中采用VHDL代碼進行設計，也可以基于Simulink平臺利用DSP Builder庫進行模型圖設計。但是用模型圖設計時，設計圖會顯得非常復雜、龐大，不利于閱讀和排錯，而VHDL代碼直接描述會比Simulink模型圖描述更為簡便。故以上兩個模塊均在QuartusⅡ環(huán)境中，采用VHDL代碼進行設計描述及編譯。
4．2 系統(tǒng)模型建立
圖3為基于Simulink平臺建立的調制解調器系統(tǒng)模型圖。首先利用Altera DSP Builder庫的HDL Import模塊將設計的CORDIC算法及低通濾波器子模塊對應的文本文件導入，將文本設計轉變成為DSP Builder元件模塊，然后按圖3調用DSP Builder和Simulink庫中的其他圖形模塊建立系統(tǒng)模型圖，并設置相應模塊參數(shù)。
4．3 系統(tǒng)仿真驗證與實現(xiàn)
完成模型設計之后，可以基于Simulink平臺對模型進行系統(tǒng)仿真，即通過Simulink中的示波器Scope查看仿真結果(見圖4)。仿真結果表明，設計電路實現(xiàn)了調制解調功能。然后雙擊SignalCompiler模塊，將模型設計轉換成可綜合的RTL級VHDL代碼，并對其進行綜合、配置下載。
5 結語
本文采用了一種基于流水線CORDIC算法設計正交幅度調制解調器的方法，能有效節(jié)省硬件資源，提高運算精度和速度。由于采用了FPGA來設計，可適應軟件無線電的要求，設計稍作修改即可適應更多的調制方式。
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