現(xiàn)今的復(fù)雜現(xiàn)場可編程門陣列(FPGA)正漸漸成為整個可編程系統(tǒng)的主角，這包括嵌入存儲器和處理器、專用I/O和多個不同的電源和地平面。為這些器件開發(fā)封裝也面臨著許多問題，這對SOC產(chǎn)品是很常見的，對可編程單芯片系統(tǒng)(SOPC)是獨有的。 例如，可編程邏輯器件(PLD)廠商能夠讓客戶在其器件交付之前開發(fā)和驗證他們的器件，這段時間通常是在第一個樣片交付前4到6個月。那么在這之前，整個產(chǎn)品的封裝必須確定下來。這些封裝情況包括管腳、電氣和 熱特性，這樣便于早期對板子進(jìn)行設(shè)計、時限設(shè)計和驗證、信號完整性分析和功率核算。
可編程邏輯廠商也為客戶提供了相同封裝和管腳的不同器件系列產(chǎn)品之間移植的能力，這樣能夠免除昂貴的重新制版費用。這種特性叫做垂直移植，通過封裝/籽芯布局優(yōu)化已經(jīng)被廣泛采用。這種能力需要預(yù)先開發(fā)支持所需布線容量的相關(guān)基層技術(shù)。Altera是HDI(大容量互連)技術(shù)的早期用戶，現(xiàn)在仍繼續(xù)和這些供應(yīng)商廣泛地合作，不斷地增強(qiáng)其功能，改善其性能。
最近可編程邏輯封裝的一個問題是集成高速收發(fā)器。這些收發(fā)器正常工作對這些器件的封裝有一些其它的要求，包括讓抖動最小的相等線對長度和優(yōu)化傳輸線阻抗
等。細(xì)微不均勻性的不利影響在超過3.125Gbps的速率下會變得很明顯。另外，信號的完整性在優(yōu)化的走線布局和整體電感的減小的情況下尤為突出，特別在來自多個電源和地平面的信號，更為明顯。所有這些因素是相互依賴的，其中之一微小的變化都會對其它造成不可預(yù)測的變化。
這些要求需要硅片封裝協(xié)同規(guī)劃和設(shè)計。在產(chǎn)品規(guī)劃階段要充分考慮硅封裝劃分和功率優(yōu)化的問題。這種分析要在實際封裝產(chǎn)品交付之前數(shù)個月用全面的仿真來確定其封裝特性。整個的封裝設(shè)計現(xiàn)在是一個集成的交互的過程，它涉及到管腳布局、芯片布局和成本性能目標(biāo)之間的優(yōu)化。這在封裝設(shè)計方法上是巨大的變革，在過去的四五年間封裝設(shè)計方法正悄悄地發(fā)展。
Altera擁有第一代收發(fā)器(2001年推出的Mercury FPGA系列)的經(jīng)驗，能夠為基于收發(fā)器FPGA的復(fù)雜仿真建立一套流程，為最近Stratix GX系列打下了堅實的基礎(chǔ)。那時，Altera的封裝工程師發(fā)現(xiàn)他們不得不開發(fā)一種通用的固件和流程來滿足這些日益復(fù)雜封裝的機(jī)械和電氣需求。ALTEra的封裝工程師和硅設(shè)計工程團(tuán)隊密切合作，使用不同廠商的工具開發(fā)了封裝電路的電氣特性模型。這個模型在IC設(shè)計測試平臺中，能夠表明板子上封裝籽芯的全部狀態(tài)。這些模型包括球柵到傳輸線，傳輸線和傳輸線到電極的H-spice模型，以及球柵到電極性能的S參數(shù)模型。
這個過程讓Altera能夠在實際硅片完成之前的幾個月準(zhǔn)確地預(yù)測Stratix GX器件的信號完整性。圖1是Stratix GX器件以3.125Gbps速率驅(qū)動40英寸FR4板子的兩個眼圖，第一個是仿真眼圖(在硅片完成之前幾個月)，第二個是實際的器件特性。
圖1說明：左邊的眼圖是在Stratix GX器件的實際硅片交付之前仿真的信號完整性情況，而右邊的眼圖是實際測量的情況。通過準(zhǔn)確的對這個工作情況進(jìn)行建模，Altera就能夠在Quartus II開發(fā)工具中早早增加了對Stratix GX器件的支持，讓客戶在實際器件推出之前數(shù)個月開始設(shè)計。
日益強(qiáng)調(diào)信號完整性是和客戶對管理功耗和板子面貼的考慮如適應(yīng)不同封裝線頭的不同回流情況聯(lián)系在一起。無導(dǎo)線封裝為這些問題增加了更多的麻煩。Altera為了解決這些問題，開發(fā)了無限單元方法的建模技術(shù)，用于預(yù)測板級工作情況。一般客戶的需求是在0-100°C具有2000-5000次的板級可靠性，不同某些市場如通信、工業(yè)、消費和汽車業(yè)對溫度和次數(shù)的要求會更高。
可編程邏輯器件將會在相當(dāng)更大的籽芯尺寸上有更多的管腳。在開始優(yōu)化硅片和封裝設(shè)計是就考慮了部件和板級可靠性?？?strong>編程邏輯廠商象Altera需要他們的裝配伙伴密切合作，優(yōu)化工藝來滿足客戶對可靠性和可制造性的需求。這包括參與基材/leadframe、底層填料和籽芯attach以及封裝材料的選擇。在推出產(chǎn)品之前，建模和經(jīng)驗技術(shù)用測試設(shè)備來驗證他們。
半導(dǎo)體工藝的最近發(fā)展――如過渡到300mm晶圓片或推出了低K絕緣材料――都會影響封裝技術(shù)。例如，低K絕緣材料比傳統(tǒng)FSG絕緣材料更靠不住，封裝工程師必須面對這種不同，確定一種維持高可靠性的方法。這些方法可能包括開發(fā)在IC部件期間影響低K絕緣材料使用的設(shè)計規(guī)則，或者鑒別滿足客戶需求的合適的材料 。在90nm點上可能增加的功耗也會影響下一代器件的封裝選擇。
隨著器件繼續(xù)朝著更高的集成度發(fā)展，封裝也逐漸成為產(chǎn)品特性的一個方面。需要發(fā)展相關(guān)的方法和工藝來滿足這種需求。協(xié)同設(shè)計和共同優(yōu)化不同子系統(tǒng)的系統(tǒng)級設(shè)計概念正在贏得半導(dǎo)體廠商如Altera的重視，他們正面對著繼續(xù)發(fā)展，利用多種技術(shù)發(fā)展封裝技術(shù)的這些問題。EDA，鑄造廠和硅片工程師和封裝業(yè)的大力參與才能滿足這些需求。
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