利用先進(jìn)EDA工具應(yīng)對(duì)低功耗設(shè)計(jì)挑戰(zhàn)

如何降低芯片功耗目前已經(jīng)成為半導(dǎo)體產(chǎn)業(yè)的熱點(diǎn)問(wèn)題。過(guò)去，對(duì)于集成器件制造商(IDM)來(lái)說(shuō)，最直接的作法就是通過(guò)先進(jìn)的制程工藝和材料比如低K介質(zhì)來(lái)解決，低功率設(shè)計(jì)可以通過(guò)將自己設(shè)計(jì)團(tuán)隊(duì)的技能和經(jīng)驗(yàn)進(jìn)行結(jié)合而實(shí)現(xiàn)。

然而，當(dāng)進(jìn)入90nm后，漏電流問(wèn)題日益凸現(xiàn)，CMOS靜態(tài)功耗驟增，功率管理開(kāi)始成為一個(gè)重要的考慮因素。這種情況在65nm與45nm以下將更為嚴(yán)重，因?yàn)楣に嚬?jié)點(diǎn)的不斷縮減導(dǎo)致柵極氧化層厚度越來(lái)越薄，柵極泄漏呈指數(shù)增長(zhǎng)，最終動(dòng)態(tài)功耗等于亞閾值泄漏電流，也等于柵極泄漏電流。這就迫使業(yè)界必須從IC的設(shè)計(jì)端就開(kāi)始采用低功耗設(shè)計(jì)技術(shù)。

為了應(yīng)對(duì)這些挑戰(zhàn)，設(shè)計(jì)工程師們開(kāi)始提倡采用復(fù)雜的時(shí)鐘門(mén)電路開(kāi)關(guān)方案，從而減少了不必要的門(mén)電路開(kāi)關(guān)操作。如今，為了滿足功率方面的目標(biāo)，設(shè)計(jì)人員運(yùn)用了各種先進(jìn)的低功率設(shè)計(jì)技巧，包括多閾值設(shè)計(jì)、多電壓設(shè)計(jì)、動(dòng)態(tài)頻率電壓縮放(DVFS)、時(shí)鐘門(mén)控、可感知功耗的內(nèi)存以及功率門(mén)控等等。

在設(shè)計(jì)早期進(jìn)行有效的功率評(píng)估

毋庸置疑，在產(chǎn)品成功因素中，面市時(shí)間是重要因素之一，有時(shí)甚至決定著產(chǎn)品的成敗。因此在設(shè)計(jì)早期解決潛在低功耗問(wèn)題對(duì)于提高生產(chǎn)率是至關(guān)重要的。

Synopsys公司資深顧問(wèn)工程師李昂表示，在設(shè)計(jì)早期(即系統(tǒng)架構(gòu)階段)評(píng)估系統(tǒng)層面低功耗的策略和代價(jià)對(duì)于后面的實(shí)現(xiàn)非常重要。在這階段評(píng)估的低功耗策略主要應(yīng)注意的方面包括：系統(tǒng)軟硬件的劃分、是否采用多電壓(multi-voltage)、是否采用電源關(guān)斷(multi-supply)、采用片上還是片外電源管理、低功耗IP的選擇等。在這階段的評(píng)估，一方面是通過(guò)對(duì)過(guò)往系統(tǒng)的評(píng)估經(jīng)驗(yàn)，一方面可以通過(guò)快速原型設(shè)計(jì)，通過(guò)Eclypse系統(tǒng)對(duì)設(shè)計(jì)原型進(jìn)行功耗估算，以評(píng)價(jià)設(shè)計(jì)的代價(jià)和功耗節(jié)省的效果。

Cadence公司高級(jí)技術(shù)主管Brad Miller也表達(dá)了相同的觀點(diǎn)。他表示，以下五個(gè)方面將確保設(shè)計(jì)者高效而精確的達(dá)到他們的目標(biāo)：1.確定設(shè)計(jì)中耗費(fèi)功率的元器件;2.采用精確的開(kāi)關(guān)行為數(shù)據(jù);3.生成開(kāi)關(guān)行為時(shí)考慮仿真模式;4.采用精確的線路模型;5.采用表示最壞情況功率的庫(kù)。

圖1 很多設(shè)計(jì)相對(duì)邏輯是“相連的”，但對(duì)功耗是“不相連”的，且不能自動(dòng)完成設(shè)計(jì)

多種低功耗設(shè)計(jì)解決方案應(yīng)對(duì)功耗挑戰(zhàn)

但是，不同低功耗技術(shù)的EDA支持是支離破碎的，結(jié)果設(shè)計(jì)師不得不通過(guò)一系列特殊手段定義低功耗功能。更重要的是，設(shè)計(jì)的可預(yù)測(cè)性和驗(yàn)證變得極其困難。同時(shí)，由于設(shè)計(jì)上的復(fù)雜度以及以前缺乏EDA自動(dòng)化手段的原因，工程設(shè)計(jì)團(tuán)隊(duì)面臨著手工分析和運(yùn)用這些技巧的難題，而且也沒(méi)把握在不影響性能的條件下滿足功耗預(yù)算目標(biāo)。

Cadence公司相關(guān)人士就指出，目前的很多設(shè)計(jì)可以說(shuō)對(duì)邏輯是“相連的”，因?yàn)樗辛鞒潭继幚磉壿嬓畔?，可以自?dòng)完成;但對(duì)功耗來(lái)說(shuō)是“不相連”的，因?yàn)獒槍?duì)每個(gè)流程，功耗問(wèn)題都是獨(dú)立的，并相互影響。而且最重要的是還不能自動(dòng)完成功耗設(shè)計(jì)，許多地方需要手動(dòng)來(lái)完成。

因此，有效的低功率設(shè)計(jì)要求設(shè)計(jì)團(tuán)隊(duì)、IP供應(yīng)商以及工具和解決方案提供商之間展開(kāi)協(xié)作。只有通過(guò)實(shí)施連貫一致的方法，并將這些方法運(yùn)用在供應(yīng)鏈賴以存在的整個(gè)工具領(lǐng)域，電子行業(yè)才能真正解決低功率設(shè)計(jì)所面臨的不斷增長(zhǎng)的挑戰(zhàn)。

圖2 Synopsys Eclypse低功率解決方案

Synopsys Eclypse低功率解決方案

Eclypse解決方案支持標(biāo)準(zhǔn)的統(tǒng)一功耗格式(UPF)語(yǔ)言，并兼容低功率設(shè)計(jì)方法指南(LPMM)。采用了諸如MTCMOS功耗門(mén)控、多電壓、以及動(dòng)態(tài)電壓和頻率縮放(DVFS)等多種低功耗設(shè)計(jì)技術(shù)，使工程師的芯片設(shè)計(jì)和驗(yàn)證發(fā)生較大轉(zhuǎn)變。設(shè)計(jì)者可以利用增強(qiáng)的時(shí)鐘門(mén)控和低功耗時(shí)鐘樹(shù)綜合，在為低功耗而優(yōu)化時(shí)鐘結(jié)構(gòu)的同時(shí)，兼顧時(shí)鐘抖動(dòng)和時(shí)序等目標(biāo);多閾值漏電流優(yōu)化利用選項(xiàng)限制了Vt的比例，提供獨(dú)立于設(shè)計(jì)處理的最佳漏電流功耗優(yōu)化;電源開(kāi)關(guān)插入和優(yōu)化的增強(qiáng)型自動(dòng)化功能，使電壓降和面積限制能夠用于功耗規(guī)劃和假設(shè)分析。

Cadence低功耗設(shè)計(jì)方法學(xué)錦囊

Cadence公司的低功耗設(shè)計(jì)方法學(xué)錦囊(Cadence Low-Power Methodology Kit)提供了一個(gè)覆蓋邏輯設(shè)計(jì)、功能驗(yàn)證和物理實(shí)現(xiàn)的端到端方法學(xué)，它使用Si2的通用功耗格式(CPF)，在整個(gè)流程中提供單一的低功耗意圖規(guī)范。該錦囊包括了一個(gè)通用無(wú)線應(yīng)用設(shè)計(jì)，實(shí)現(xiàn)時(shí)采用了多供電電壓和電源關(guān)斷技術(shù)等方法，并且包含了在整個(gè)端到端流程中承載設(shè)計(jì)意圖的相關(guān)指令腳本和技術(shù)文件。

這個(gè)錦囊是易于組合使用的，包括6個(gè)不同的流程：低功耗功能仿真、邏輯綜合、可測(cè)試性設(shè)計(jì)(DFT)和自動(dòng)測(cè)試矢量生成(ATPG)、物理設(shè)計(jì)、形式實(shí)現(xiàn)、驗(yàn)證和功耗網(wǎng)格簽收。用戶可以將該錦囊作為一個(gè)完整的流程來(lái)實(shí)施，或選擇單獨(dú)的選擇模塊使用。

圖3 Cadence低功耗設(shè)計(jì)方法學(xué)錦囊

IC設(shè)計(jì)低功耗標(biāo)準(zhǔn)之爭(zhēng)

從2007年伊始，圍繞針對(duì)低功耗IC設(shè)計(jì)的標(biāo)準(zhǔn)，兩大EDA陣營(yíng)就展開(kāi)了激烈競(jìng)爭(zhēng)。一方是由Cadence公司開(kāi)發(fā)、Si2(Silicon Integration Initiative)的低功耗聯(lián)盟(LPC)管理的CPF;而另一方是則是由Synopsys、Mentor Graphics和Magma Design Automation公司支持的UPF。UPF和CPF都允許用戶在整個(gè)RTL-to-GDSII設(shè)計(jì)流程中定義功率設(shè)計(jì)意圖和約束條件，并且二者的實(shí)現(xiàn)方法也非常相似。

Cadence公司亞太區(qū)總裁居龍表示，CPF的優(yōu)勢(shì)是就是以用戶為中心-用戶驅(qū)動(dòng)、用戶采用。UPF標(biāo)準(zhǔn)是CPF的響應(yīng)，最初因?yàn)橐恍?zhuān)利問(wèn)題，CPF沒(méi)有被置于公共領(lǐng)域(public domain)。但后來(lái)Cadence將其提交給了IEEE，使CPF能夠面向行業(yè)開(kāi)放。他認(rèn)為，從設(shè)計(jì)角度來(lái)看，完全沒(méi)有必要出現(xiàn)兩個(gè)標(biāo)準(zhǔn)，因?yàn)樗鼈儗?shí)際討論的是同一件事情。

Synopsys公司Bruce Jewett認(rèn)為，UPF是一種開(kāi)放式語(yǔ)言，其優(yōu)勢(shì)是被IEEE看好。至于今后兩個(gè)標(biāo)準(zhǔn)是否會(huì)進(jìn)行融合，兩家EDA巨頭均表示這完全取決于市場(chǎng)和商業(yè)利益，其實(shí)用戶真正關(guān)心的，是擁有確定的解決方案，能夠幫助他們解決目前遇到的問(wèn)題。

而據(jù)日經(jīng)BP社報(bào)道，瑞薩公司DFM及數(shù)字EDA技術(shù)部門(mén)總工程師井上善雄對(duì)兩個(gè)派系通過(guò)集中各種規(guī)格的EDA工具，從而構(gòu)筑整個(gè)低功率設(shè)計(jì)流程的觀點(diǎn)提出了置疑。他表示：“如利用大量常見(jiàn)的普通工具構(gòu)筑流程，會(huì)出現(xiàn)與CPF和UPF工具混在一起的情況。從這個(gè)意義上來(lái)說(shuō)，CPF和UPF的整個(gè)流程都是紙上談兵。”

但另一個(gè)有趣的情況是，推出被井上稱作CPF和UPF的“超級(jí)組合”，同時(shí)支持靜態(tài)驗(yàn)證和動(dòng)態(tài)驗(yàn)證規(guī)范的ArchPro公司在2007年6月被Synopsys收購(gòu)。在此次Synopsys推出的Eclypse低功率解決方案中，我們就看到了MVRC、MVSIM等ArchPro工具的身影?？梢灶A(yù)見(jiàn)，在未來(lái)一段時(shí)間內(nèi)，雙方陣營(yíng)勢(shì)必將圍繞低功率標(biāo)準(zhǔn)展開(kāi)一番激烈的爭(zhēng)斗。