信號在媒質(zhì)中傳播時，其傳播速度受信號載體以及周圍媒質(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數(shù))，信號模式，信號線與信號線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號速率越來越高，對時序要求較高的源同步信號的時序裕量越來越少，因此在PCB設(shè)計階段準(zhǔn)確知道PCB走線對信號時延的影響變的尤為重要。本文基于仿真分析DK，串?dāng)_，過孔，蛇形繞線等因素對信號時延的影響。
1.引言
信號要能正常工作都必須滿足一定的時序要求，隨著信號速率升高，數(shù)字信號的發(fā)展經(jīng)歷了從共同步時鐘到源同步時鐘以及串行(serdes)信號。在當(dāng)今的消費(fèi)類電子，通信服務(wù)器等行業(yè)，源同步和串行信號占據(jù)了很大的比重。串行信號比如常見PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信號，源同步信號比如DDR信號。
串行信號在發(fā)送端將數(shù)據(jù)信號和時鐘(CLK)信號通過編碼方式一起發(fā)送，在接收端通過時鐘數(shù)據(jù)恢復(fù)(CDR)得到數(shù)據(jù)信號和時鐘信號。由于時鐘數(shù)據(jù)在同一個通道傳播，串行信號對和對之間在PCB上傳輸延時要求較低，主要依靠鎖相環(huán)(PLL)和芯片的時鐘數(shù)據(jù)恢復(fù)功能。
源同步時鐘主要是DDR信號，在DDR設(shè)計中，DQ(數(shù)據(jù))信號參考DQS(數(shù)據(jù)選通)信號，CMD(命令)信號和CTL(控制)信號參考CLK(時鐘)信號，由于DQ的速率是CMD DDR2/ DDR3.DDR4預(yù)計在2015年將成為消費(fèi)類電子的主要設(shè)計，隨著DDR信號速率的不斷提高，在DDR4設(shè)計中特別是DQ和DQS之間傳輸時延對設(shè)計者提出更高的挑戰(zhàn)。
在PCB設(shè)計的時候為了時序的要求需要對源同步信號做一些等長，一些設(shè)計工程師忽略了這個信號等長其實(shí)是一個時延等長，或者說是一個‘時間等長’。
2.傳輸時延簡介
Time delay又叫時延(TD)，通常是指電磁信號或者光信號通過整個傳輸介質(zhì)所用的時間。在傳輸線上的時延就是指信號通過整個傳輸線所用的時間。
Propagation delay又叫傳播延遲(PD)，通常是指電磁信號或者光信號在單位長度的傳輸介質(zhì)中傳輸?shù)臅r間延遲，與“傳播速度”成反比例(倒數(shù))關(guān)系，單位為“Ps/inch”或“s/m”。
從定義中可以看出時延=傳播延遲*傳輸長度(L)
其中v為傳播速度，單位為inch/ps或m/s c為真空中的光速(3X108 m/s)
εr為介電常數(shù)PD為傳播延遲，單位為Ps/inch或s/m TD為信號通過長度為L的傳輸線所產(chǎn)生的時延L為傳輸線長度，單位為inch或m
從上面公式可以知道，傳播延遲主要取決于介質(zhì)材料的介電常數(shù)，而傳播時延取決于介質(zhì)材料的介電常數(shù)、傳輸線長度和傳輸線橫截面的幾何結(jié)構(gòu)(幾何結(jié)構(gòu)決定電場分布，電場分布決定有效介電常數(shù))。嚴(yán)格來說，不管是延遲還是時延都取決于導(dǎo)體周圍的有效介電常數(shù)。在微帶線中，有效介電常數(shù)受橫截面的幾何結(jié)構(gòu)影響比較大;而串?dāng)_，其有效介電常數(shù)受奇偶模式的影響較大;不同繞線方式有效介電常數(shù)受其繞線方式的影響。
3.仿真分析過程
3.1微帶線和帶狀線傳輸時延
PCB中微帶線是指走線只有一個參考面，如下圖1;帶狀線是指走線有2個參考面，如下圖2。
帶狀線由于電磁場都被束縛在兩個參考面之間的板材中，所以走線的有效介電常數(shù)為板材的介電常數(shù)。
微帶線會導(dǎo)致部分電磁場暴露在空氣中，空氣的相對介電常數(shù)約為1.0006，板材如常規(guī)FR4的介電常數(shù)為4.2，那么微帶線的有效介電常數(shù)在1和4.2之間，可以利用下面的公式計算微帶線的有效介電常數(shù)「Collins，1992」：
εe = (εr +1)/2 + (εr -1)/2(1+12H/W)-1/2 + F -0.217(εr -1)T/√WH 3.1 F = 0.02 (εr -1)(1-W/H)2 (W/H 1) 3.2
其中，εe為有效介電常數(shù)，εr為電路板材料的介電常數(shù)，H為導(dǎo)線高于地平面的高度，W為導(dǎo)線寬度，T為導(dǎo)線厚度。
在圖4和圖5的層疊結(jié)構(gòu)下，1000mil的走線時延差=179.729ps-147.954ps=31.775ps，可以看出這個差距是非常大的。在做源同步的DDR同組等長時候只考慮物理等長會帶來很嚴(yán)重的'時間不等長。
3.2走線和過孔傳輸時延
在PCB設(shè)計時候，經(jīng)常會遇到走線換層，走線換層必須借助于過孔。但長度相等的過孔和走線之間的時延并不相等。過孔的時延可以用式3.3表示
TD_via=√LC 3.3
其中TD_via表示信號經(jīng)過過孔的時延，L表示過孔的寄生電感，C表示過孔的寄生電容。從式3.3可以看出寄生電容和寄生電感都會導(dǎo)致過孔的傳輸時延變大。而不同過孔結(jié)構(gòu)寄生參數(shù)也會發(fā)生改變。下面通過仿真分析過孔時延和傳輸線時延時間的偏差。
如圖6所示過孔結(jié)構(gòu)時延可以根據(jù)式3.3計算出：
TD_via=√LC=sqr(0.4021pf*1326.2pH)=23.1ps式3.4
由式3.4可以看出，結(jié)構(gòu)如圖6所示過孔的傳輸時延為23.1ps.而對于普通FR4板材的微帶線，1.6mm走線傳輸時延約為11ps，對于帶狀線約為12.5ps.通過計算可以看出相同長度的走線和過孔之間的時延相差是非常大的。因此對設(shè)計工程師來講設(shè)計的時候盡量做到以下兩點(diǎn)：
1)需要做等長的信號要盡量走同層，換層時需要注意總的長度要保持相等并且每層走線都需要等長。
2)需要等長的信號走相同走線層可以保持過孔的時延一致，從而消除過孔時延不一致帶來的影響。
3.3串?dāng)_對信號時延的影響。
PCB板上線與線的間距很近，走線上的信號可以通過空間耦合到其相鄰的一些傳輸線上去，這個過程就叫串?dāng)_。串?dāng)_不僅可以影響到受害線上的電壓幅值，同時還會影響到受害線上信號的傳輸時延。
如圖7串?dāng)_拓?fù)鋱D所示，假設(shè)有3根相互耦合的傳輸線，中間的一根線(圖8中D1)為受害線，兩邊的線(圖8中D0
1，假設(shè)兩邊的攻擊線中沒有信號，即不存在串?dāng)_，此種情況作為參考基準(zhǔn)線(Reference);
2，假設(shè)攻擊線和受害線切換狀態(tài)一致，此種情況為偶模(Even Mode)
3，假設(shè)攻擊線和受害線切換狀態(tài)相反，此種情況為奇模(Odd Mode)
奇偶模式空間電磁場分布(如圖9)
仿真結(jié)果如下圖11所示，其中藍(lán)色為第一種激勵所對應(yīng)的參考基準(zhǔn)線，其周圍沒有其它信號線的影響;紅色線為第二種激勵所對應(yīng)的接收端波形;綠色為第三中情況所對應(yīng)的接收端波形。綠色波形最早到達(dá)接收端，而紅色的波形最后到達(dá)接收端，是由于奇模的傳輸速度比偶模塊。
從上面的仿真結(jié)果可以看出信號線周圍的攻擊線會對信號線的傳輸時延到來影響，如果設(shè)計處理不當(dāng)，導(dǎo)致傳輸時延偏差較大最終會導(dǎo)致系統(tǒng)工作不穩(wěn)定。在設(shè)計的時候要盡量減小這種影響，可以從以下幾點(diǎn)考慮：
1，拉大線間距。線間距越大，相鄰走線間的影響就越小，走線間距盡量滿足3W原則。
2，使耦合長度盡量短。相鄰傳輸線平行走線長度越長串?dāng)_越大，走線時候盡量減小相鄰線平行走線長度;對于相鄰層走線盡量采用相鄰層垂直走線。
3，走線盡量走在帶狀線。微帶線的串?dāng)_相對帶狀線較大，帶狀線走線可以減小串?dāng)_的影響。
4，保持完整回流平面，避免跨分割，走線和參考面盡量緊耦合。
3.4繞線方式對信號時延的影響
在PCB設(shè)計時候，有些設(shè)計人員為了滿足等長要求會對走線進(jìn)行繞線，很少有設(shè)計人員會考慮到不恰當(dāng)?shù)睦@線也會影響傳輸線時延。為了驗證繞線對傳輸線時延的影響，我們公司信號完整性團(tuán)隊(SI組)設(shè)計出測試板進(jìn)行實(shí)測。如下圖12所示，蛇形繞線和參考直線走在相同的走線層，兩者線寬線間距以及物理長度完全相同，蛇形繞線的局部放大圖如下圖13所示。
實(shí)測結(jié)果如下圖13所示，其中紅色線為參考走線，藍(lán)色的線為蛇形繞線的走線，從結(jié)果可以看出，蛇形繞線的信號傳輸速度會比直線參考線的速度要快，兩者相差了13.89ps.這是由于蛇形繞線靠的太近，平行的耦合長度太長，信號在蛇形繞線上的自耦合導(dǎo)致信號傳播速度較快。
通過3D電磁場仿真軟件也可以看出這種蛇形繞線和直線間傳輸速度不同，如下圖14所示：兩種不同的繞線是物理等長的，可以看出下面一種繞線方式由于繞線靠的較緊，而且平行耦合長度也長，可以看出下面一種繞線方式信號傳輸?shù)臅煲稽c(diǎn)
從上面的仿真測試可以看出，不同繞線方式對信號時延影響還是比較大的，為了減小由于繞線帶來的時延的影響，可以考慮以下幾點(diǎn)：
1，在PCB設(shè)計時候盡量減少不必要的繞線，比如串行信號差分對和差分對之間沒有必要做等長。
2，增大繞線間間距，盡量滿足單根繞線間距大于5H(H為線到最近參考面的距離)，差分繞線大于3H(H為線到最近參考面的距離)。
3，減小繞線間平行走線長度。
4.小結(jié)
在PCB設(shè)計時候要將等長的設(shè)計觀念逐步向等時設(shè)計轉(zhuǎn)變，在對時序或者等長要求高的設(shè)計尤其需要注意串?dāng)_，繞線方式，不同層走線，過孔時延等方面對時序的影響。豐富的SI(信號完整性)知識和正確的仿真方法可以幫助設(shè)計去評估PCB板上的傳輸時延，從而提高設(shè)計的質(zhì)量。
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