基于FPGA+PC104的雷達(dá)目標(biāo)模擬器設(shè)計(jì)

摘 要： 介紹了一種基于PC104與FPGA構(gòu)成的嵌入式系統(tǒng)來(lái)模擬雷達(dá)回波信號(hào)的方法。給出了以FPGA為核心采集雷達(dá)參數(shù)以及產(chǎn)生雷達(dá)目標(biāo)和干擾信號(hào)的硬件實(shí)現(xiàn)方法，分析了通過(guò)PC104產(chǎn)生理論航跡和進(jìn)行目標(biāo)參數(shù)計(jì)算與控制的實(shí)現(xiàn)流程。測(cè)試結(jié)果表明，該模擬器能夠逼真地實(shí)現(xiàn)雷達(dá)空情目標(biāo)及干擾信號(hào)，且具有結(jié)構(gòu)簡(jiǎn)單、控制方便、靈活性強(qiáng)的優(yōu)點(diǎn)，可用于實(shí)裝訓(xùn)練和雷達(dá)調(diào)試。
關(guān)鍵詞： PC104；FPGA；嵌入式系統(tǒng)；雷達(dá)目標(biāo)模擬器

雷達(dá)目標(biāo)模擬器可以在雷達(dá)系統(tǒng)發(fā)射機(jī)不工作的條件下，按照一定的假設(shè)，模擬形成全方位、多批次、具有復(fù)雜干擾的雷達(dá)目標(biāo)信號(hào)，提供接近實(shí)戰(zhàn)的空中情報(bào)。自出現(xiàn)以來(lái)，因其實(shí)用性和成本上的優(yōu)勢(shì)成為各國(guó)的研究熱點(diǎn)。
針對(duì)實(shí)裝雷達(dá)的特點(diǎn)，介紹了某型雷達(dá)目標(biāo)模擬器的設(shè)計(jì)與實(shí)現(xiàn)，雷達(dá)操作人員能夠在接近實(shí)戰(zhàn)的環(huán)境中進(jìn)行訓(xùn)練，有利于提高操作人員的跟蹤識(shí)別目標(biāo)的水平，最大限度地發(fā)揮雷達(dá)的作戰(zhàn)效能。
1 系統(tǒng)結(jié)構(gòu)
系統(tǒng)結(jié)構(gòu)如圖1所示。主控計(jì)算機(jī)實(shí)現(xiàn)參數(shù)設(shè)置及理論航跡產(chǎn)生、通道實(shí)時(shí)計(jì)算和控制以及數(shù)據(jù)接收三部分功能。通過(guò)FPGA配以外部驅(qū)動(dòng)電路，實(shí)現(xiàn)雷達(dá)參數(shù)采集通道、目標(biāo)和干擾信號(hào)產(chǎn)生電路、PC104總線驅(qū)動(dòng)電路及同步電路的功能。

系統(tǒng)工作時(shí)，首先通過(guò)參數(shù)設(shè)置及理論航跡產(chǎn)生軟件設(shè)置目標(biāo)及干擾航跡，并對(duì)目標(biāo)與干擾信號(hào)的參數(shù)進(jìn)行設(shè)置，計(jì)算機(jī)對(duì)硬件電路各通道的目標(biāo)和干擾包絡(luò)數(shù)據(jù)進(jìn)行初始化。航跡啟動(dòng)后，計(jì)算機(jī)在角度同步方波的控制下，從FPGA接收雷達(dá)的狀態(tài)參數(shù)，進(jìn)行模擬判斷、通道分配、相對(duì)坐標(biāo)計(jì)算、通道放大量計(jì)算及干擾處理，形成通道控制數(shù)據(jù)。角度方波回程到來(lái)時(shí)，通過(guò)PC104總線送至硬件電路，控制硬件電路產(chǎn)生帶有位置和速度信息的目標(biāo)與干擾信號(hào)，最后經(jīng)D/A轉(zhuǎn)換及驅(qū)動(dòng)電路形成雷達(dá)的視頻信號(hào)。
2 系統(tǒng)硬件實(shí)現(xiàn)
綜合考慮成本與系統(tǒng)的資源需求，本設(shè)計(jì)選用Altera公司的Cyclone系列芯片EP1C12Q240C8，主控計(jì)算機(jī)采用PC104主板，外接自定義小鍵盤(pán)、磨球鼠標(biāo)和LCD顯示器，通過(guò)主板上的PC104總線與FPGA通信，構(gòu)成了一套嵌入式應(yīng)用系統(tǒng)，以滿足控制穩(wěn)定、機(jī)械尺寸小的要求。
2.1 雷達(dá)參數(shù)采集通道
模擬雷達(dá)目標(biāo)信號(hào)時(shí)，需要采集制導(dǎo)站的工作狀態(tài)（外引導(dǎo)、掃描跟蹤、制導(dǎo)跟蹤）、目標(biāo)的照射次數(shù)和工作頻率、跟蹤目標(biāo)的參數(shù)（斜距、角度）以及實(shí)時(shí)波束指向等狀態(tài)參數(shù)。
如圖2所示，雷達(dá)參數(shù)采集通道的核心部分為一個(gè)雙端口存儲(chǔ)器，輸入端接至制導(dǎo)站共總線，輸出端接至PC104總線，通過(guò)共享內(nèi)存的方式實(shí)現(xiàn)總線數(shù)據(jù)的采集，完成對(duì)制導(dǎo)站狀態(tài)和參數(shù)的讀取。制導(dǎo)站的調(diào)度機(jī)只對(duì)總線接口電路的存儲(chǔ)器執(zhí)行寫(xiě)操作，工控機(jī)只對(duì)雙端口存儲(chǔ)器執(zhí)行讀操作，且調(diào)度機(jī)的優(yōu)先權(quán)高于工控機(jī)。本設(shè)計(jì)利用FPGA內(nèi)部的雙端口RAM作為制導(dǎo)站計(jì)算機(jī)存儲(chǔ)器的映射。在制導(dǎo)站向其存儲(chǔ)器寫(xiě)狀態(tài)參數(shù)的同時(shí)，將該數(shù)據(jù)寫(xiě)入FPGA的RAM中，F(xiàn)PGA再通過(guò)PC104總線將數(shù)據(jù)傳給PC104工控機(jī)。這樣既保證了原制導(dǎo)站的總線誤碼率，又避免了對(duì)雷達(dá)的工作造成影響。
圖3為雷達(dá)參數(shù)采集通道的頂層設(shè)計(jì)圖，CAB[12..0]、CDB[15..0]分別為制導(dǎo)站共總線的地址線和數(shù)據(jù)線，CBOPEN、CDTR、CMIO、CWR、CBHE 為調(diào)度機(jī)向制導(dǎo)站存儲(chǔ)器寫(xiě)入數(shù)據(jù)時(shí)的控制信號(hào)，同時(shí)作為FPGA內(nèi)的雙端口RAM的使能信號(hào)。ad[19..0]和data_out[7..0]分別為PC104工控機(jī)的地址線和數(shù)據(jù)線，在控制總線pc104_CB[4..0]使能時(shí)，將16 bit的雷達(dá)狀態(tài)數(shù)據(jù)分兩次傳輸給工控機(jī)。
2.2 目標(biāo)和干擾信號(hào)產(chǎn)生電路
目標(biāo)和干擾產(chǎn)生電路是硬件設(shè)計(jì)的關(guān)鍵電路，負(fù)責(zé)形成各種目標(biāo)包絡(luò)信號(hào)，主要包括目標(biāo)信號(hào)通道包絡(luò)和干擾目標(biāo)調(diào)制通道包絡(luò)。
目標(biāo)信號(hào)產(chǎn)生電路的原理如圖4所示。地址譯碼電路在局部總線的控制下完成各選通信號(hào)的譯碼、角度計(jì)數(shù)及RAM地址形成電路形成角度偏移信號(hào)及RAM單元的地址信號(hào)；在主控計(jì)算機(jī)的控制下，將各種目標(biāo)信號(hào)數(shù)據(jù)經(jīng)PC104總線寫(xiě)入RAM單元，用于形成不同目標(biāo)的包絡(luò)數(shù)據(jù)。要完整模擬目標(biāo)信號(hào)，必須模擬目標(biāo)的距離、角度和幅度特性。目標(biāo)的距離模擬可通過(guò)控制產(chǎn)生線性調(diào)頻目標(biāo)信號(hào)的延時(shí)時(shí)間實(shí)現(xiàn)。目標(biāo)的角度模擬可通過(guò)控制和差支路信號(hào)的幅度及相位實(shí)現(xiàn)，而目標(biāo)的幅度特性主要與目標(biāo)距離、目標(biāo)雷達(dá)的截面積和目標(biāo)起伏特性有關(guān)，可通過(guò)雷達(dá)目標(biāo)的施威林（Swerling）起伏模型控制實(shí)現(xiàn)。本設(shè)計(jì)中，將模型數(shù)據(jù)預(yù)先存儲(chǔ)在PC104的存儲(chǔ)卡中，系統(tǒng)工作時(shí)根據(jù)不同的模擬要求向FPGA的RAM中傳送相關(guān)數(shù)據(jù)，以提高系統(tǒng)的實(shí)時(shí)性。

距離形成電路產(chǎn)生不同寬度的距離選通信號(hào)，計(jì)數(shù)步長(zhǎng)為16 bit，計(jì)數(shù)時(shí)鐘為100 MHz。在目標(biāo)包絡(luò)形成期間， RAM單元中存儲(chǔ)的數(shù)據(jù)被逐一讀出，經(jīng)距離信號(hào)選通后的包絡(luò)數(shù)據(jù)與其幅度控制信號(hào)相乘，然后輸出至D/A轉(zhuǎn)換及驅(qū)動(dòng)放大電路，進(jìn)行功率、增益調(diào)節(jié)，即可得到滿足系統(tǒng)要求的目標(biāo)包絡(luò)信號(hào)。在模擬多批目標(biāo)時(shí)，只需要先將各目標(biāo)的高低角/方位角包絡(luò)信號(hào)相加再輸出給D/A轉(zhuǎn)換器，因而具有良好的可擴(kuò)展性。
干擾信號(hào)作為目標(biāo)回波信號(hào)的重要組成部分，其數(shù)學(xué)形式與目標(biāo)的信號(hào)形式相同,只是幅度的起伏特性和強(qiáng)度以及多普勒頻譜的變化范圍不同。實(shí)現(xiàn)簡(jiǎn)單干擾時(shí)，可以認(rèn)為是大量近似相等的獨(dú)立單元散射體的回波相互疊加，雜波的幅度分布特性近似服從高斯分布模型，但這只適用于早期的低分辨率雷達(dá)。實(shí)現(xiàn)復(fù)雜干擾時(shí)，需要使用不同的幅度分布模型對(duì)雜波進(jìn)行模擬，例如，地物雜波的模擬采用幅度概率分布為對(duì)數(shù)正態(tài)分布和Weibull分布的模型來(lái)描述。氣象雜波的模擬采用幅度分布為瑞利分布的高斯譜模型來(lái)描述。本設(shè)計(jì)中，將雜波模擬數(shù)據(jù)預(yù)先存儲(chǔ)在PC104的存儲(chǔ)卡中，系統(tǒng)工作時(shí)根據(jù)參數(shù)設(shè)計(jì)向FPGA的RAM中傳送雜波數(shù)據(jù)。干擾信號(hào)的包絡(luò)數(shù)據(jù)從RAM中讀出之后，不進(jìn)行距離信號(hào)選通，而是與雜波數(shù)據(jù)進(jìn)行相乘調(diào)制，然后再與均勻白噪聲相乘進(jìn)行調(diào)制，經(jīng)過(guò)兩次調(diào)制后可實(shí)現(xiàn)對(duì)不同干擾信號(hào)的模擬。均勻白噪聲可采用線性反饋移位寄存器LFSR（Linear Feedback Shift Register）方法產(chǎn)生，通過(guò)修改FPGA的程序來(lái)改變生成噪聲的參數(shù)，而不是改變硬件電路，因此可以方便地移植到其他電路設(shè)計(jì)中。
高速D/A轉(zhuǎn)換及驅(qū)動(dòng)電路如圖5所示，MAX5190的8引腳(即數(shù)據(jù)位)、時(shí)鐘引腳和選通端均與FPGA相連，由FPGA為D/A提供40 MHz時(shí)鐘，同時(shí)芯片的3.3 V電源也由其電源管理引腳提供。

2.3 PC104總線驅(qū)動(dòng)電路及同步電路