電路板設計解疑（上）

作為一名工程師，印制是工程師做設計必備的功課，相信大家在工作中也遇到過一些設計中的困惑和難題，這里我總結了一下印制過程中的一些設計方法，希望能給予你們解答。一、印制的尺寸與器件的布置印制大小要適中，過大時印制線條長，阻抗增加，不僅抗噪聲能力下降，成本也高；過小，則散熱不好，同時易受臨近線條干擾。在器件布置方面與其它邏輯電路一樣，應把相互有關的器件盡量放得靠近些，這樣可以獲得較好的抗噪聲效果。時鐘發(fā)生器、晶振和CPU的時鐘輸入端都易產生噪聲，要相互靠近些。易產生噪聲的器件、小電流電路、大電流電路等應盡量遠離邏輯電路，如有可能，應另做，這一點十分重要。二、去耦電容配置在直流電源回路中，負載的變化會引起電源噪聲。例如在數(shù)字電路中，當電路從一個狀態(tài)轉換為另一種狀態(tài)時，就會在電源線上產生一個很大的尖峰電流，形成瞬變的噪聲電壓。配置去耦電容可以抑制因負載變化而產生的噪聲，是印制的可靠性設計的一種常規(guī)做法。配置原則如下：電源輸入端跨接一個10～100uF的電解電容器，如果印制的位置允許，采用100uF以上的電解電容器的抗干擾效果會好。為每個集成電路芯片配置一個0.01uF的陶瓷電容器。如遇到印制空間小而裝不下時，可每4～10個芯片配置一個1～10uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz～20MHz范圍內阻抗小于1Ω，而且漏電流很?。?.5uA以下）。對于噪聲能力弱、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在芯片的電源線（Vcc）和地線（GND）間直接接入去耦電容。去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。三、地線設計在設備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結合起來使用，可解決大部分干擾問題。設備中地線結構大致有系統(tǒng)地、機殼地（屏蔽地）、數(shù)字地（邏輯地）和模擬地等。在地線設計中應注意以下幾點：1、正確選擇單點接地與多點接地在低頻電路中，信號的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對干擾影響較大，因而應采用一點接地。當信號工作頻率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1～10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。2、將數(shù)字電路與模擬電路分開上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。3、盡量加粗接地線若接地線很細，接地電位則隨電流的變化而變化，致使設備的定時信號電平不穩(wěn)，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三位于印制的允許電流。如有可能，接地線的寬度應大于3mm.4、將接地線構成閉環(huán)路設計只由數(shù)字電路組成的印制的地線系統(tǒng)時，將接地線做成閉環(huán)路可以明顯的提高抗噪聲能力。其原因在于：印制上有很多集成電路組件，尤其遇有耗電多的組件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地結構成環(huán)路，則會縮小電位差值，提高設備的抗噪聲能力。