系統(tǒng)級語言SystemVerilog和SystemC的融合

隨著項目復(fù)雜程度的提高，最新的系統(tǒng)語言的聚合可以促進(jìn)生產(chǎn)能力的激增，并為處在電子設(shè)計自動化(EDA)行業(yè)中的設(shè)計企業(yè)帶來益處。SystemVerilog和SystemC這兩種語言在設(shè)計流程中的共存，可以帶來顯著的實際利益和經(jīng)濟(jì)效果。

SystemVerilog和SystemC不久前依然被視為相互排斥的兩種環(huán)境，而現(xiàn)在可以相互協(xié)作，并為實現(xiàn)設(shè)計和驗證方法提供平滑流暢的系統(tǒng)。

在真實設(shè)計流程中的經(jīng)驗清楚地表明，這兩種語言非但不是相互對立，而且還是一種互補(bǔ)的關(guān)系。將兩種語言在同一種環(huán)境下使用，會帶來確實的利益并明顯縮短項目周期。

SystemC和SystemVerilog在不同的設(shè)計領(lǐng)域中，分別有各自的特點(diǎn)。兩種標(biāo)準(zhǔn)的結(jié)合，將從系統(tǒng)規(guī)范、門電路布局直至設(shè)計驗證，為設(shè)計人員提供一種可供選擇的綜合語言環(huán)境。這種結(jié)合可以看作是工具和語言相統(tǒng)一的轉(zhuǎn)變潮流中的重要部分，這種統(tǒng)一是為了支持最終用戶的需求，而不僅僅是為了方便工具供應(yīng)商。

SystemVerilog應(yīng)運(yùn)而生

SystemVerilog在一種語言中結(jié)合了現(xiàn)代的設(shè)計和驗證環(huán)境，因此消除了當(dāng)今在芯片設(shè)計過程中的大量瓶頸。通過建立在Verilog的基礎(chǔ)上，這種語言可在現(xiàn)有的基于Verilog的流程中采用更多的不同功能，從而使設(shè)計者在認(rèn)知過程中少走彎路。

通過結(jié)合Verilog與C語言大量的最佳特性，SystemVerilog易于使用、為人們所熟悉，并提供實現(xiàn)簡明設(shè)計和自動化測試平臺的特征。而且，由于SystemVerilog語言是Verilog的擴(kuò)展集，因此在現(xiàn)有環(huán)境下使用相當(dāng)方便。

SystemVerilog 3.0為硬件設(shè)計團(tuán)隊的簡明設(shè)計提供了強(qiáng)大的基礎(chǔ)，使模型很快生成并易于糾錯。最新版SystemVerilog 3.1還為創(chuàng)建現(xiàn)代化的測試平臺增加了關(guān)鍵的驗證功能。

操控簡明的設(shè)計與驗證平臺

SystemVerilog包含所有Verilog源語言，包括Verilog IEEE 1364委員會2001年增加的新功能。一流的生成功能、經(jīng)過簡化的端口處理、動態(tài)變量及各種其他功能使Verilog使用起來更加直截了當(dāng)。

SystemVerilog 3.0含有列舉類型和構(gòu)件等豐富的basic C編程功能。SystemVerilog 3.1(將于2003年年中推出)新版本將增加面向特定目標(biāo)的性能及其他大量重要功能，從而使Verilog用戶在編程方面具有全面的靈活性，這對于驗證和系統(tǒng)建模處理是至關(guān)重要的。

SystemVerilog3.0主要改善設(shè)計過程中的RTL編碼工作，最新版中含有的各種專用功能，可以更加簡明地編寫綜合化的RTL代碼，減少工時和故障風(fēng)險。此外，經(jīng)強(qiáng)化后，新的接口構(gòu)件提供了生成新的編碼字段的能力，允許更深程度的提取和與架構(gòu)環(huán)境的鏈接，同時大大提高了設(shè)計的透明度，在這一層面上還引入了判斷功能，這樣，設(shè)計人員可以在代碼中加入規(guī)范元素，進(jìn)一步提高板塊級的驗證自動化。

統(tǒng)一驗證提高工作效率

如果SystemVerilog3.0旨在提高設(shè)計效率，那么3.1版則側(cè)重于提高驗證效率。SystemVerilog為測試平臺開發(fā)提供單獨(dú)、一致的語法和語義。這種語言中包含豐富的判斷功能，這是制定驗證場合詳細(xì)規(guī)范所必需的。新版本具備功能運(yùn)行環(huán)境和自動化的測試生成器，也提供強(qiáng)大的交易層測試的編程特性，適用于系統(tǒng)和設(shè)計實現(xiàn)的驗證。

SystemVerilog通過一種獨(dú)立、簡單的聚合性語言可以滿足所有的驗證需求。

SystemVerilog與SystemC

SystemC由于其開放式狀態(tài)，已在設(shè)計界得到廣泛認(rèn)可，從而擁有大量功能強(qiáng)大、可互操作的基于SystemC的工具和技術(shù)。 SystemC主要優(yōu)點(diǎn)是能夠以開放式C++擴(kuò)展語言的形式，利用標(biāo)準(zhǔn)軟件語言并添加結(jié)構(gòu)性和系統(tǒng)性功能，處理硬件和軟件的協(xié)同設(shè)計和集成。SystemC正被愈來愈多地用于生成片上系統(tǒng)(SoC)設(shè)計的虛擬原型。這些以SystemC或SystemVerilog編碼的虛擬原型，可應(yīng)用在交易層，允許信號細(xì)節(jié)為達(dá)到有效性能而被替換。

盡管含有大量允許使用交易層設(shè)計分析的系統(tǒng)特性，但SystemVerilog主要還是用于實現(xiàn)設(shè)計和驗證。對于從事RTL級設(shè)計和驗證的工程人員來說，這種語言可以通過多種功能顯著改善設(shè)計流程。
然而，對于當(dāng)今的方法原理來說，只滿足純粹RTL設(shè)計的要求是不夠的。嵌入式處理器的使用正在迅速增長，與之伴隨發(fā)展的是解決專門縱向領(lǐng)域問題的完整工程平臺。SystemVerilog含有大量功能，可滿足基于平臺設(shè)計的要求，特別是在這一環(huán)境下對可重用知識產(chǎn)權(quán)(IP)的使用。采用接口實現(xiàn)標(biāo)準(zhǔn)通信機(jī)制建模、檢查協(xié)議相符的系統(tǒng)判斷、由C/C++到HDL一對一映射編程性能，這些都使嵌入式環(huán)境易于進(jìn)行數(shù)據(jù)和控制轉(zhuǎn)移。

嵌入式系統(tǒng)開發(fā)需要將模型提供給硬件設(shè)計人員和軟件專業(yè)人員。SystemC的設(shè)計考慮到了這一問題，在系統(tǒng)層提供了用于平臺建模的有效機(jī)制。C/C++設(shè)計模型是必須為硬件和軟件工程人員提供的，而且基于硬件的功能對于有效的、高效率的硬件建模是必要的。

處理這種對分環(huán)境最有效的方法是允許這些語言共存。平臺的基本構(gòu)件是可以用C或HDL派生語言、信號或交易層建模的IP。這個IP可以采取由架構(gòu)層開始的設(shè)計構(gòu)件的形式，然后進(jìn)一步細(xì)化到實施。驗證組件也可以采取IP形式，用于在系統(tǒng)層生成協(xié)議流或其他標(biāo)準(zhǔn)I/O。這些IP組件包含系統(tǒng)驗證要求，并且利用相應(yīng)的總線功能模型可供其他驗證流程重復(fù)使用。

SystemVerilog配置了專用接口。通過這些接口，總線功能接口可以以一種對系統(tǒng)或?qū)嵤┕こ處熗该鞯姆绞竭M(jìn)行編碼。由于這些接口含有對通訊有效性、C/C++到HDL的轉(zhuǎn)變以及總線功能編碼的判斷功能，從而為從架構(gòu)到實施建立平滑的途徑提供了完整的機(jī)制。這樣，兩種環(huán)境下的用戶可以用自己習(xí)慣的方法處理模型，不必再進(jìn)入另一個區(qū)域。

注重使用模型而不是偏重設(shè)計語言，這表明SystemVerilog 和SystemC兩種語言都在現(xiàn)代電子方法中占有自己的位置。

Synopsys公司認(rèn)識到，同時提供對SystemC和SystemVerilog的支持對最終用戶是有益的。Synopsys是支持SystemC的發(fā)起者，并一直通過公開OpenVera測試平臺語言、共用的API和OpenVera Assertion(OVA)格式致力于推進(jìn)語言的標(biāo)準(zhǔn)化進(jìn)程。為了使SystemVerilog 3.1能夠做出上述貢獻(xiàn)，SystemVerilog包含了能夠簡化RTL設(shè)計所需的全部功能。

用語言的功能平衡用戶的需求

現(xiàn)已證明，C語言設(shè)計不僅生產(chǎn)效率高，而且也是對Verilog流程的補(bǔ)充。SystemVerilog/SystemC的整合，使軟件團(tuán)隊可以在與高效的硬件設(shè)計和驗證過程開展合作的時候，用自有的編程語言進(jìn)行工作，使整個方法途徑在適宜的生產(chǎn)水平下進(jìn)行。

工具和IP供應(yīng)商正在為System Verilog提供支持。IP提供商已認(rèn)識到統(tǒng)一化所帶來的益處，特別是在驗證領(lǐng)域，語言的統(tǒng)一使他們不必考慮當(dāng)前支持多種語言的需求。