去耦電容的選擇舉例

時(shí)間：2018-10-11 12:00:06

關(guān)鍵字：電容

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[導(dǎo)讀]在高速時(shí)鐘電路中，尤其要注意元件的RF去耦問(wèn)題。究其原因，主要是因?yàn)樵?huì)把一部分能量耦合到電源/地系統(tǒng)之中。這些能量以共?；虿钅F的形式傳播到其他部件中。陶瓷片電容需要比時(shí)鐘電路要求的自激頻率更大的頻率

在高速時(shí)鐘電路中，尤其要注意元件的RF去耦問(wèn)題。究其原因，主要是因?yàn)樵?huì)把一部分能量耦合到電源/地系統(tǒng)之中。這些能量以共?；虿钅F的形式傳播到其他部件中。陶瓷片電容需要比時(shí)鐘電路要求的自激頻率更大的頻率，這樣可選擇一個(gè)自激頻率在10～30 MHz，邊沿速率是2 ns或者更小的電容。同理可知，由于許多PCB的自激范圍是200～400 MHz，當(dāng)把PCB結(jié)構(gòu)看做一個(gè)大電容時(shí)，可以選用適當(dāng)?shù)娜ヱ铍娙?，增?qiáng)EMI的抑制。表5－1和表5－2所示給出了電容選擇方面有用的數(shù)據(jù)。從這兩個(gè)表中，可以知道由于引線(xiàn)中不可避免存在較小電感，表面安裝元件具有更高的（大約兩個(gè)數(shù)量級(jí)）自激頻率。

鋁電解電容不適用于高頻去耦，主要用于電源或電力系統(tǒng)的濾波。

由實(shí)際經(jīng)驗(yàn)可知，選擇不同去耦電容的依據(jù)，通常是根據(jù)時(shí)鐘或處理器的第一諧波來(lái)選擇。但是，町電流是由3次或5次諧波產(chǎn)生的，此時(shí)就應(yīng)該考慮這些諧波，采用較大的分立電容去耦。在達(dá)到200～300 MHz以上頻率的電流工作狀態(tài)后，0.1μF與0.01μF并聯(lián)的去耦電容由于感性太強(qiáng)，轉(zhuǎn)換速度緩慢，不能提供滿(mǎn)足需要的充電電流。

在PCB上放置元件時(shí)，必須提供對(duì)高頻RF的去耦。必須確保所選去耦電容能滿(mǎn)足可能的要求?？紤]自激頻率的時(shí)候需要考慮對(duì)重要諧波的抑制，一般考慮到時(shí)鐘的5次諧波。以上這些要點(diǎn)對(duì)高速時(shí)鐘電路尤為重要。

對(duì)去耦電容容抗的計(jì)算是選擇去耦電容的基礎(chǔ)，表示為

其中，Xc是容抗（Ω）；f是諧振頻率（Hz）；C為電容大小。

選擇去耦電容的關(guān)鍵是計(jì)算所用電容的容值大小，這里向大家介紹常在高速電路里使用的波形法。

如圖1所示，邏輯狀態(tài)由0轉(zhuǎn)換到1，實(shí)際的時(shí)鐘邊沿速率發(fā)生了變化。雖然切換位置仍然保持不變，但t₁、t₂，已改變，這是因?yàn)殡娙莩洹⒎烹娛剐盘?hào)邊沿變化變緩的原因。

圖1 時(shí)鐘信號(hào)的容性影響

利用表的公式可以計(jì)算圖1中的時(shí)鐘邊沿變化率。在設(shè)計(jì)時(shí)要注意的是，必須確保最慢的邊沿變化率不會(huì)影響其工作性能。

傅里葉分析可以從時(shí)域到頻域?qū)π盘?hào)進(jìn)行分析。在射頻（RF）頻譜分布中，射頻能量隨頻率下降而減少，從而改善了電磁干擾（EMI）的性能。

表電容方程

在計(jì)算去耦電容之前，需要先畫(huà)出戴維寧等效電路?？偟淖杩怪档扔陔娐分袃蓚€(gè)電阻的并聯(lián)。假定圖2所示的戴維寧等效電路中，Z_Ｓ＝150Ω，Z_L＝1.0 kΩ，那么

圖2 戴維寧等效電路

方法一：在已知時(shí)鐘信號(hào)的邊沿速率時(shí)，用式（5－9）來(lái)計(jì)算。

其中，當(dāng)信號(hào)的邊沿速率t_r，單位為ns時(shí)，電容最大值C_max，單位為nF；當(dāng)tr，單位為ps時(shí)，C_max，單位為pF；R₁為網(wǎng)絡(luò)的總電阻，單位為Ω。

由式（5－9）可知，必須選擇適當(dāng)?shù)碾娙?，使?dāng)t_r＝3.3RC時(shí)滿(mǎn)足信號(hào)上升/下降沿的需要。選擇不當(dāng)會(huì)引起基線(xiàn)漂移。這里的基線(xiàn)就是判斷邏輯1或0的穩(wěn)態(tài)電平。3.3是時(shí)間常數(shù)，其3倍等于一個(gè)上升時(shí)間。
例：（1）如果設(shè)計(jì)信號(hào)的邊沿速率為10 ns，電路等效阻抗為130Ω，計(jì)算最大電容值為