DDR3 PCB Layout等長處理首先說下DDR3 數(shù)據(jù)線在原理圖分布,以2 個DDR做示范。另一組在原理圖分布:我們分成2組,這里的差分線,是控制他們的數(shù)據(jù)線,如第一組是DDR0 到DDR7 加一個DDR_DQM0 線,DDR_DQS0 DDR_DQS01 就去控制這一組的數(shù)據(jù)線與CLK誤差500MIL視規(guī)格書而定,有些規(guī)定數(shù)據(jù)線必須要達1000MIL,同組數(shù)據(jù)線誤差10MIL 。不同組的數(shù)據(jù)線誤差也是10MIL 。下面再看PCB的高亮效果圖,你會發(fā)現(xiàn)他們是很有規(guī)律藍色是第一組,紅色是第 2組。所以布局的時候,DDR數(shù)據(jù)線這頭盡量靠近主芯片BGA。走線也近。下面我們來說地址線和CLK原理圖:2 個DDR共用地址線和CLK。所以主芯片BGA到DDR1的距離,跟BGA到DDR2的距離要等長。也就是同一根地址線要等長正負10MIL 的誤差,但地址線不可能跟數(shù)據(jù)線同組等長,所以與CLK 的數(shù)據(jù)是正負500MIL就可以誤差看規(guī)格書 。下面是做表格的情況,名字一樣的誤差都在10MIL 之內(nèi),但相對CLK他們誤差在正負500MIL之內(nèi)。PCB效果那么DDR1地址線的=A+B+C,另一邊的DDR2 地址線=A+B+D