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[導(dǎo)讀]摘要:結(jié)合美國ADI公司推出低功耗寬帶集成鎖相環(huán)芯片ADF4110的性能特點(diǎn)以及鎖相環(huán)頻率合成器的原理,給出了用ADF4110鎖相環(huán)芯片設(shè)計頻率自動跟蹤系統(tǒng)的硬件電路,并給出了頻域和時域的測試結(jié)果,表明電路可以進(jìn)行精確

摘要:結(jié)合美國ADI公司推出低功耗寬帶集成鎖相環(huán)芯片ADF4110的性能特點(diǎn)以及鎖相環(huán)頻率合成器的原理,給出了用ADF4110鎖相環(huán)芯片設(shè)計頻率自動跟蹤系統(tǒng)的硬件電路,并給出了頻域和時域的測試結(jié)果,表明電路可以進(jìn)行精確實時功率控制和本振頻率控制,可以滿足不同頻點(diǎn)發(fā)射機(jī)的要求。
關(guān)鍵詞:頻率跟蹤;鎖相環(huán);相位噪聲;分頻器


O 引言
    利用鎖相技術(shù)實現(xiàn)頻率的加、減、乘、除。其優(yōu)點(diǎn)是由于鎖相環(huán)路相當(dāng)于一窄帶跟蹤濾波器,因此能很好地選擇所需頻率的信號,抑制雜散分量,且避免了大量使用濾波器,十分有利于集成化和小型化。此外,一個設(shè)計良好的壓控振蕩器具有高的短期頻率穩(wěn)定性,而標(biāo)準(zhǔn)頻率源具有高的長期頻率穩(wěn)定度,鎖相式頻率合成器把這二者結(jié)合在一起,使其合成信號的長期穩(wěn)定度和短期穩(wěn)定度都很高。但鎖相式頻率合成器的缺點(diǎn)是頻率轉(zhuǎn)換時間較長,單環(huán)頻率合成器的頻率間隔不可能做得很小。


1 鎖相環(huán)結(jié)構(gòu)
    鎖相環(huán)一般為一個負(fù)反饋環(huán)路結(jié)構(gòu),它比較輸入信號和振蕩器輸出信號之間的相位差,從而產(chǎn)生誤差控制信號來調(diào)整振蕩器的頻率,以達(dá)到與輸入信號同頻同相,結(jié)構(gòu)如圖1所示。

    鑒相器是用于判斷鎖相器所輸出的時鐘信號和接收信號中的時鐘相差幅度。環(huán)路濾波器是用于對鑒相器的輸出信號進(jìn)行濾波和平滑,大多數(shù)情形下是一個低通濾波器,用于濾除由于數(shù)據(jù)的變化和其他不穩(wěn)定因素對整個模塊的影響。壓控振蕩器的輸出頻率正比于環(huán)路濾波器上的控制電壓,最終使參考時鐘與分頻器的輸出信號同頻同相,即壓控振蕩器的輸出信號頻率為參考時鐘頻率的N倍??烧{(diào)相/調(diào)頻的時鐘發(fā)生器是用于根據(jù)鑒相器所輸出的信號來適當(dāng)?shù)恼{(diào)節(jié)鎖相器,內(nèi)部的時鐘輸出信號的頻率或者相位,使得鎖相器完成上述的固定相差功能。
    鎖相環(huán)有很多種類,可以是數(shù)字的也可以是模擬的也可以是混合的,可以用于恢復(fù)載波也可以用于恢復(fù)基帶信號時鐘。從整體上來說,輸入與輸出信號頻率差不斷減小,直到差值為零,進(jìn)入鎖定狀態(tài),相差等于一個極小的數(shù)值,實現(xiàn)頻率跟蹤。


2 ADF4110芯片介紹
    ADF4110是分頻為N的在無線接收器和發(fā)射機(jī)的上變頻和下變頻部分的一臺小數(shù)N分頻PLL頻率合成器,它包括一臺低噪聲數(shù)字式階段頻率探測器(PFD),精確度極高的充電泵,并且有可編程序的參考分頻器,一致的RF輸出相位,工作電源2.7V到3.3V,串行接口,模擬式和數(shù)字式鎖,電源下降沿工作方式,擁有環(huán)路濾波器。廣泛應(yīng)用于CATV設(shè)備,基礎(chǔ)配置的無線收音機(jī),無線手機(jī),無線LANs和PMR,通信測試設(shè)備。ADF4110采用16腳下TSSOP封裝,內(nèi)部結(jié)構(gòu)如圖2所示。

    CPGND充電泵地,此引腳是充電泵的接地回路。AVDD模擬電源電壓,范圍是3.0V~3.6V。對地的去耦電容應(yīng)盡可能地靠近該引腳,AVDD必須與DVDD的值相同。AGND模擬信號地,此引腳是前置分頻器和VCO的接地回路。RFINB,前置分頻的互相輸入,此引腳必須連接一個小旁路電容到地,用于去耦,典型值是l00PF。RFINA,前置分頻器輸入。該小信號輸入是被交流耦合到VCO。RSET在此引腳和CPGND之間連接一個電阻,設(shè)置充電泵ICP最大輸出電流。ICP和RSET的關(guān)系式為ICPmax=25.5/RSET,設(shè)置RSET=4.7KΩ,則ICPmax=5.42mA。DGND,數(shù)字地。REFIN,基準(zhǔn)輸入,此引腳是CMOS輸入,輸入能被TLL和CMOS晶體振蕩器所驅(qū)動并能采用交流耦合。CLK串行時鐘輸入。


3 硬件系統(tǒng)電路
    ADF4110內(nèi)部的N分頻器(包括P分頻器、B分頻器和A分頻器三個部分)的分頻比應(yīng)為15000,即N=PB+A=15000??蛇x取P=64,B=237,A=32。
    工作過程分為頻率牽引過程和相位鎖定過程,頻率牽引過程是一個完全的非線性過程,相位鎖定過程是一個近似的線性過程。電荷泵鎖相環(huán)本質(zhì)上是一個離散時間采樣的動態(tài)系統(tǒng),當(dāng)環(huán)路帶寬遠(yuǎn)遠(yuǎn)小于參考時鐘頻率時,可以采用連續(xù)時間近似;當(dāng)相位誤差在鑒頻鑒相器的鑒相范圍內(nèi)時,可以采用線性近似,整個系統(tǒng)結(jié)構(gòu)如圖3所示,這樣,當(dāng)電荷泵鎖相環(huán)處于相位鎖定過程時,就可以得到一個線性連續(xù)時間的相位域模型。晶振輸入的參考時鐘頻率為10MHz,壓控振蕩器的輸出增益為,電荷泵電流為100mA,分頻器的分頻比N=16。根據(jù)電路參數(shù),電荷泵鎖相環(huán)的環(huán)路增益相對較高,為了保證電荷泵鎖相環(huán)的穩(wěn)定性,并抑制控制電壓上的紋波,所以將此時鐘倍頻器中的三階電荷泵鎖相環(huán)設(shè)計成窄帶鎖相環(huán),其開環(huán)單位增益帶寬為fu=O.317MHz。同時,為了有相當(dāng)?shù)拈_環(huán)相位裕度和較快的閉環(huán)線性建立時間,取開環(huán)傳輸函數(shù)在單位增益帶寬的相位裕度。最后得到C1=18.4nF,C2=88.9nF,C3=lO.0nF和R1=1.73kΩ,R2=160kΩ。

4 實驗仿真結(jié)果
    為了對所設(shè)計的系統(tǒng)分析其特性,本文在通用的仿真軟件ADI SimPLL進(jìn)行仿真。該軟件本身提供有多種類型的環(huán)路濾波器,用戶可根據(jù)需要選擇濾波器,并輸入所選定的VCO特性參數(shù),這樣,軟件可自動計算出環(huán)路的各個參數(shù)以及相位噪聲、鎖定時間等。頻域分析包括相位和環(huán)路增益,分別為圖4和圖5,消除了目前頻率采用晶振取基準(zhǔn)信號帶來的各種不良影響;改進(jìn)其輸出頻率的抖動特性;同時不存在直流放大器的零漂問題;不影響整體電路的性能,相位噪聲平均≤一85dbc/Hz;諧波、雜散分布平均優(yōu)于一65dbc。時域分析分析包括頻率和鎖定時間,分別為圖6和圖7。我們從圖6和圖7可以看出頻率在114MHz是在鎖定的,此時輸出電壓最小,解決了所定時間與相位抖動之間的矛盾,對信息的傳輸質(zhì)量都有很大的提高。

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