CMOS電路IDDQ測(cè)試電路設(shè)計(jì)

引言

　　測(cè)試CMOS電路的方法有很多種，測(cè)試邏輯故障的一般方法是采用邏輯響應(yīng)測(cè)試，即通常所說(shuō)的功能測(cè)試。功能測(cè)試可診斷出邏輯錯(cuò)誤，但不能檢查出晶體管常開(kāi)故障、晶體管常閉故障、晶體管柵氧化層短路，互連橋短路等物理缺陷引發(fā)的故障，這些缺陷并不會(huì)立即影響電路的邏輯功能，通常要在器件工作一段時(shí)間后才會(huì)影響其邏輯功能。

　　功能測(cè)試是基于邏輯電平的故障檢測(cè)，通過(guò)測(cè)量原始輸出的電壓來(lái)確定邏輯電平，因此功能測(cè)試實(shí)際上是電壓測(cè)試。電壓測(cè)試對(duì)于檢測(cè)固定型故障，特別是雙極型工藝中的固定型故障是有效的，但對(duì)于檢測(cè)CMOS工藝中的其他類型故障則顯得有些不足，而這些故障類型在CMOS電路測(cè)試中卻是常見(jiàn)的。對(duì)于較大規(guī)模電路，電壓測(cè)試測(cè)試集的生成相當(dāng)復(fù)雜且較長(zhǎng)，需要大量的實(shí)驗(yàn)數(shù)據(jù)樣本。

　　IDDQ測(cè)試是對(duì)功能測(cè)試的補(bǔ)充。通過(guò)測(cè)試靜態(tài)電流IDDQ可檢測(cè)出電路中的物理缺陷所引發(fā)的故障。

　　IDDQ測(cè)試還可以檢測(cè)出那些尚未引起邏輯錯(cuò)誤，但在電路初期會(huì)轉(zhuǎn)換成邏輯錯(cuò)誤的缺陷。本文所設(shè)計(jì)的IDDQ電流測(cè)試電路對(duì)CMOS被測(cè)電路進(jìn)行檢測(cè)，通過(guò)觀察測(cè)試電路輸出的高低電平可知被測(cè)電路是否有物理缺陷。測(cè)試電路的核心是電流差分放大電路，其輸出一個(gè)與被測(cè)電路IDDQ電流成正比的輸出。測(cè)試電路串聯(lián)在被測(cè)電路與地之間，以檢測(cè)異常的IDDQ電流。

　　1  IDDQ測(cè)試原理

　　電流IDDQ是指當(dāng)CMOS集成電路中的所有管子都處于靜止?fàn)顟B(tài)時(shí)的電源總電流。對(duì)于中小規(guī)模集成電路，正常狀態(tài)時(shí)無(wú)故障的電源總電流為微安數(shù)量級(jí)；當(dāng)電路出現(xiàn)橋接或柵源短接等故障時(shí)，會(huì)在靜態(tài)CMOS電路中形成一條從正電源到地的低阻通路，會(huì)導(dǎo)致電源總電流超過(guò)毫安數(shù)量級(jí)。所以靜態(tài)電源電流IDDQ測(cè)試原理是：無(wú)故障CMOS電路在靜態(tài)條件下的漏電流非常小，而故障條件下漏電流變得非常大，可以設(shè)定一個(gè)閾值作為電路有無(wú)故障的判據(jù)。

　　CMOS集成電路不論其形式和功能如何，都可以用一個(gè)反向器的模型來(lái)表示。IDDQ測(cè)試電路框圖如圖1所示，電路IDDQ檢測(cè)結(jié)果為一數(shù)字輸出（高低電平）。測(cè)試電路中電流差分放大電路的輸出與被測(cè)電路的IDDQ成正比。測(cè)試電路串聯(lián)在電源、被測(cè)電路與地中間，以檢測(cè)異常的IDDQ電流。為了實(shí)現(xiàn)測(cè)試，需要增加兩個(gè)控制端和一個(gè)輸出端。

 2  測(cè)試電路設(shè)計(jì)

　　2.1電路設(shè)計(jì)

　　圖2所示為CMOS測(cè)試電路，其由1個(gè)電流差分放大電路（T2,T3）、2個(gè)鏡像電流源（T1,T2和T3,T4）和1個(gè)反相器（T7,T8）組成。鏡像電流源（T1,T2）用來(lái)產(chǎn)生一個(gè)參考電流IREF,電流源（T3,T4）的電流為（IDDQ-IREF），其作用相當(dāng)于一個(gè)電流比較器。IDDQ是被測(cè)電路的電源電流。差分放大電路（T2,T3）計(jì)算出參考電流與被測(cè)電路異常電流IDDQ的差。參考電流IREF的值設(shè)為被測(cè)電路正常工作時(shí)的靜態(tài)電源電流，其取值可通過(guò)統(tǒng)計(jì)分析求出。

圖2測(cè)試電路

　　2.2工作模式

　　測(cè)試電路工作于兩種模式：正常工作模式和測(cè)試模式。電路使能端E作為管子T0的輸入，用來(lái)控制測(cè)試電路與被測(cè)電路的連接和斷開(kāi)，即測(cè)試電路的工作模式。

　　在正常工作模式下（E=1），T0導(dǎo)通，IDDQ經(jīng)T0管到地，測(cè)試電路與被測(cè)電路斷開(kāi)，被測(cè)電路不會(huì)受到測(cè)試電路的影響。

　　在測(cè)試模式下（E=0），T0管截止，被測(cè)電路的靜態(tài)電流IDDQ與參考電流IREF比較，如果靜態(tài)電流比參考電流大，則電流差分放大電路計(jì)算出差值，反向器的輸出即測(cè)試輸出為高電平（邏輯1），表明被測(cè)電路存在缺陷。若靜態(tài)電流比參考電流小，反向器輸出即測(cè)試輸出為低電平（邏輯0），表明被測(cè)電路無(wú)缺陷。

　　2.3不足與改進(jìn)

　　因?yàn)闇y(cè)試電路加在被測(cè)電路與地之間，所以會(huì)導(dǎo)致被測(cè)電路的性能有所下降。為了消除這種影響，另外加上控制端X。在正常工作模式情況下，X端接地，測(cè)試電路與被測(cè)電路分離，測(cè)試電路對(duì)被測(cè)電路無(wú)任何影響。在測(cè)試模式下，X端懸空，E端接地，T0管截止，測(cè)試電路進(jìn)行測(cè)試。

　　在測(cè)試模式下，X端懸空，E端接低電平，若電路有缺陷，測(cè)試輸出為高電平。但是被測(cè)電路輸入跳變時(shí)，被測(cè)電路無(wú)缺陷，也會(huì)產(chǎn)生一較大的動(dòng)態(tài)峰值電流IDDQ。為了避免出現(xiàn)誤判斷，在此種情況下，測(cè)試電路應(yīng)輸出為低電平。所以在被測(cè)試電路輸入變化后，必須在瞬態(tài)電流達(dá)到穩(wěn)定時(shí)才可進(jìn)行IDDQ測(cè)試。

　　3  結(jié)語(yǔ)

　　本文所設(shè)計(jì)的IDDQ測(cè)試電路由一個(gè)電流差分放大電路、電流源、反相器組成。在正常工作模式下，測(cè)試電路與被測(cè)電路斷開(kāi)；在測(cè)試模式下，電流差分放大電路計(jì)算出被測(cè)電路電流與參考電流的差，反相器輸出是否有缺陷的高低電平信號(hào)。測(cè)試電路用了7個(gè)管子和1個(gè)反相器，占用面積小，用PSpice進(jìn)行了晶體管級(jí)模擬，結(jié)果證明了其有效性。IDDQ測(cè)試的缺點(diǎn)是隨著特征尺寸的縮小，每個(gè)晶體管閾值漏電流的增加，電路設(shè)計(jì)中門數(shù)的增加，電路總的泄漏電流也在增加，這樣分辨間距會(huì)大大縮小，當(dāng)出再重疊時(shí)就很難進(jìn)行有效的故障檢測(cè)和隔離。

　　但盡管如此，由于IDDQ測(cè)試電路的簡(jiǎn)易性非常突出，所以它仍然是目前可測(cè)性測(cè)試技術(shù)的研究熱點(diǎn)。