基于多路移相時(shí)鐘的測頻模塊方案設(shè)計(jì)

本文根據(jù)雷達(dá)發(fā)射機(jī)頻率快速變化的特點(diǎn)，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結(jié)合等精度內(nèi)插測頻原理，對整形放大后的脈沖直接計(jì)數(shù)，實(shí)現(xiàn)對下變頻后單脈沖包絡(luò)的載波快速測頻。具有測量精度高，測量用時(shí)短的特點(diǎn)，能作為脈沖雷達(dá)單脈沖瞬時(shí)測頻模塊。

　　1 移相時(shí)鐘計(jì)數(shù)法測頻原理

　　移相時(shí)鐘計(jì)數(shù)法以等精度測頻法為基礎(chǔ)，是一種新的內(nèi)插技術(shù)，其多路同頻但不同相位的時(shí)鐘由FPGA內(nèi)部的PLL產(chǎn)生，然后分別傳送到相應(yīng)的計(jì)數(shù)器計(jì)數(shù)，在實(shí)際閘門開啟時(shí)段各計(jì)數(shù)器同時(shí)計(jì)數(shù);實(shí)際閘門關(guān)閉后，再將總計(jì)數(shù)值用于測頻運(yùn)算。具體方法為：實(shí)際閘門作為關(guān)鍵邏輯信號，通過全局時(shí)鐘布線和4個(gè)同步計(jì)數(shù)器的計(jì)數(shù)使能端(cnt_ena)相連，作為計(jì)數(shù)器的計(jì)數(shù)使能信號;四路時(shí)鐘信號作為計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，分別和4 個(gè)計(jì)數(shù)器的時(shí)鐘端(clk)相連，實(shí)現(xiàn)4個(gè)計(jì)數(shù)器對實(shí)際閘門脈寬計(jì)數(shù)，計(jì)數(shù)器設(shè)置為在時(shí)鐘上升沿加1計(jì)數(shù)。設(shè)4個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為ns1、ns2、 ns3、ns4，假設(shè)總計(jì)數(shù)值為N′s，由于每個(gè)計(jì)數(shù)器計(jì)數(shù)值的變動(dòng)都會(huì)使N′s的值發(fā)生變動(dòng)，而n21、ns2、ns3、ns4對應(yīng)的計(jì)數(shù)時(shí)鐘相互有 90°的相位差(Tdk/4計(jì)數(shù)時(shí)間)，則計(jì)數(shù)值N′s會(huì)在每Tdk/4時(shí)間增加1。等效于將一路標(biāo)準(zhǔn)計(jì)數(shù)時(shí)鐘進(jìn)行4倍頻。在一次測量結(jié)束后(即實(shí)際閘門關(guān)閉)，再利用公式計(jì)算得到實(shí)際閘門脈寬測量值，則等精度測頻公式：

　　對比式(1)和(2)可知，將4個(gè)計(jì)數(shù)器計(jì)數(shù)值ns1、ns2、ns3、ns4求和運(yùn)算的結(jié)果作為新的計(jì)數(shù)值進(jìn)行測頻運(yùn)算，其測頻結(jié)果等效為將標(biāo)準(zhǔn)頻率4倍頻。該結(jié)論也可從相對誤差的角度進(jìn)行說明，由于等精度測頻法的實(shí)際閘門和被測信號同步，故式(2)中的Nx不存在量化誤差。而實(shí)際閘門和標(biāo)準(zhǔn)時(shí)鐘不同步，則N′s存在±1量化誤差。則測頻的相對誤差為：

　　由于計(jì)數(shù)值N′s幾乎為Ns的4倍，故式(2)所對應(yīng)的誤差是式(1)對應(yīng)的1/4。即通過四路移相時(shí)鐘測頻的方法，在測量時(shí)間和基準(zhǔn)時(shí)鐘頻率不變的情況下，使測量的相對誤差變?yōu)樵`差的1/4，測量精度提高了4倍。若增加移相時(shí)鐘的路數(shù)，則測量精度會(huì)進(jìn)一步提高。

　　2 新型測頻模塊總體方案設(shè)計(jì)

　　利用移相時(shí)鐘計(jì)數(shù)法構(gòu)建中頻瞬時(shí)測量模塊來實(shí)現(xiàn)頻率的測量，該測頻模塊的測量對象是脈沖雷達(dá)接收機(jī)下變頻后的中頻信號?？傮w設(shè)計(jì)目標(biāo)是構(gòu)建一個(gè)數(shù)字化、綜合化、自動(dòng)化的測試平臺，能滿足脈內(nèi)測頻的要求，能進(jìn)行遠(yuǎn)程通信，并有一定的移植型和升級性，建立系統(tǒng)的基本框架如圖1。

　　整個(gè)系統(tǒng)的工作機(jī)理是：操作人員通過上位機(jī)人機(jī)界面對該模塊進(jìn)行參數(shù)設(shè)置和功能選擇，人機(jī)界面的設(shè)定值通過串口傳輸?shù)絾纹瑱C(jī)，單片機(jī)作為測量模塊的控制部件，控制FPGA完成相應(yīng)的測量任務(wù)，F(xiàn)PGA負(fù)責(zé)具體測頻算法實(shí)現(xiàn)。測試完成后，測試結(jié)果通過單片機(jī)傳送給上位機(jī)人機(jī)界面顯示，兩者通過 RS232串口連接。整個(gè)設(shè)計(jì)中FPGA內(nèi)部的測頻算法電路為核心電路。

　　3 FPGA測頻算法電路設(shè)計(jì)

　　采用Altera公司StratixII系列EP2S15F484C5型FPGA為核心控制單元。內(nèi)部的測頻算法電路主要包括PLL輸出時(shí)鐘的走線、時(shí)序控制單元、數(shù)據(jù)處理單元。這些單元是實(shí)現(xiàn)測頻算法的核心，需要將各單元按相互提供的接口在FPGA內(nèi)部進(jìn)行連接，構(gòu)成完整的測頻模塊，實(shí)現(xiàn)等精度測頻功能。輸入信號分別為10 MHz的時(shí)鐘信號、脈沖包絡(luò)信號和被測信號;輸出信號為時(shí)鐘計(jì)數(shù)值和ns被測信號計(jì)數(shù)值nx，其原理總框圖如圖2。

　　利用PLL輸出多路計(jì)數(shù)時(shí)鐘，可在FPGA內(nèi)部通過PLL級聯(lián)的方式增大最大倍頻數(shù)。首先利用EPLL將恒溫晶振輸入的10 MHz時(shí)鐘倍頻到50 MHz，傳輸給FPLL作為FPLL的基準(zhǔn)時(shí)鐘。FPLL再將輸入時(shí)鐘倍頻到400 MHz，并移相、抽頭得到四路移相時(shí)鐘。FPLL移相度數(shù)設(shè)置為：0°、90.0°、180°、270.0°，最終實(shí)際度數(shù)和設(shè)置值一致。由于FPLL周圍布置了4根全局時(shí)鐘線，故FPLL的輸出時(shí)鐘全部可通過GLOBAL器件進(jìn)行全局時(shí)鐘線布線。
被測信號為脈沖調(diào)制波的載波信號。該信號經(jīng)過整形放大電路處理后形成脈沖串輸入到FPGA的專用時(shí)鐘引腳。由于電路和器件的影響，脈沖串的頭、尾部信號的幅度和頻率均不穩(wěn)定，在FPGA內(nèi)部表現(xiàn)為頻率波動(dòng)較大，故只能選取脈沖串中間的穩(wěn)定部分作為測量對象。

　　脈沖包絡(luò)信號由檢波電路提供，作為被測信號的脈沖寬度輸入信號。若采用變閘門測頻方式，脈寬計(jì)數(shù)器對每個(gè)脈沖包絡(luò)的寬度進(jìn)行測量，其脈寬值在脈沖包絡(luò)下降沿時(shí)保存，并在下一個(gè)脈沖包絡(luò)的上升沿之前提供給預(yù)閘門計(jì)數(shù)器作為預(yù)閘門計(jì)數(shù)參考值。

　　該測頻方案需對連續(xù)波進(jìn)行1 ms閘門時(shí)間的測量，對于400 MHz的標(biāo)準(zhǔn)時(shí)鐘信號，采用二十位同步計(jì)數(shù)器對被測信號和標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)。二十位同步計(jì)數(shù)器的計(jì)數(shù)頻率可達(dá)416 MHz，其最大計(jì)數(shù)值為1048576，用400 MHz的標(biāo)準(zhǔn)時(shí)鐘信粵計(jì)數(shù)，對應(yīng)的計(jì)數(shù)時(shí)間為2.6 ms。計(jì)數(shù)器用Quartus6.0軟件中的Mega Wizard Plug-in Manager工具包調(diào)用ALTERA公司提供的IP核自動(dòng)生成。

　　4 外圍電路設(shè)計(jì)

　　外圍電路包括為FPGA提供標(biāo)準(zhǔn)10 MHz時(shí)鐘的恒溫晶振電路;對輸入信號進(jìn)行放大、整形處理的整形電路;脈沖包絡(luò)檢測電路以及為整個(gè)模塊提供-5 V、+1.2 V、+3.3 V、+5 V電壓的電源電路。

　　本課題測頻精度要求為±10-6，振蕩器的頻率精度至少要達(dá)到±10-7，只能選用壓控恒溫晶體振蕩器構(gòu)建標(biāo)準(zhǔn)頻率源。本課題所用晶振為成都星華公司產(chǎn)品，通過儀器內(nèi)部自帶的Allan方差測試軟件得到OCXO的秒穩(wěn)在3.3×10-12，100 s的短穩(wěn)在4.4×10-12。

　　信號接收機(jī)傳送來的被測信號振幅通常只有毫伏量級，而FPGA的輸入端口一般為LVTTL電平，故需要將輸入信號進(jìn)行電平轉(zhuǎn)換。FPGA的 LVTTL電平格式輸入端口的最高頻率達(dá)到200 MHz，為了能和該頻率值相配合，不形成速度瓶頸，采用超高速ECL電平輸出比較器ADC-MP563完成信號整形功能，串接電平轉(zhuǎn)換器 MC100EPT25完成差分ECL電平到LVTTL邏輯電平的轉(zhuǎn)換。

　　脈沖包絡(luò)檢測電路檢測被測信號的包絡(luò)線，用于測量脈沖寬度。采用AD公司檢波芯片AD8310構(gòu)建檢波電路，對被測信號的檢波采用單端輸入的方式。上位機(jī)用CV18.0構(gòu)建人機(jī)界面。

　　5 仿真結(jié)果說明

　　測試方法：分別用Agilent公司矢量信號發(fā)生器E4438C和任意波形發(fā)生器33250輸出信號作為被測對象，用該測頻模塊對其信號頻率進(jìn)行測量，各計(jì)數(shù)值通過單片機(jī)串口上傳到上位機(jī)處理軟件，該軟件通過程序?qū)崿F(xiàn)式(2)的算法，計(jì)算測量頻率值。測量結(jié)果如表1所示。

　　表1為不定脈寬脈內(nèi)載波頻率測量，閘門時(shí)間根據(jù)測量開始后第一個(gè)脈沖包絡(luò)的脈寬測量值確定，由于E4438C在產(chǎn)生4μs脈寬時(shí)波動(dòng)較大，故在某些頻點(diǎn)實(shí)際閘門時(shí)間偏差較大。實(shí)驗(yàn)表明：系統(tǒng)對脈沖調(diào)制波載波測頻，在不定脈寬(4μs左右)狀態(tài)下對中頻的測頻精度優(yōu)于±10 kHz。

　　表2為不定脈寬脈內(nèi)載波頻率測量。頻率源為Agilent公司的任意波形發(fā)生器33250。實(shí)驗(yàn)表明：系統(tǒng)對脈沖調(diào)制波載波測頻，在不定脈寬(≤400 ns)狀態(tài)下對中頻的測頻精度優(yōu)于±30 kHz。

　　6 結(jié)束語

　　本文所提出的基于多路移相時(shí)鐘的等精度瞬時(shí)測頻模塊具有電路簡單，性價(jià)比高的特點(diǎn)，可用于捷變頻脈沖調(diào)制雷達(dá)脈內(nèi)測頻。最為核心的測頻電路完全在FPGA內(nèi)部構(gòu)建，輸入的標(biāo)準(zhǔn)時(shí)鐘僅為10 MHz，不僅減小了布線和制板的難度，而且大幅提高了模塊的抗干擾能力保證了測量精度。整個(gè)測頻模塊用一塊板卡實(shí)現(xiàn)，通過測試達(dá)到預(yù)期效果，證明該設(shè)計(jì)方案具有很高的實(shí)用性。