生物電阻抗測量系統(tǒng)中弱信號檢測技術(shù)研究--弱信號檢測調(diào)理單元設(shè)計(jì)與實(shí)現(xiàn)(二)

4.2.3可編程增益放大電路

模塊高速數(shù)據(jù)采集的前端信號，是頻率和電壓不確定的模擬信號。因?yàn)楣潭ㄔ鲆鎸⑹沟么笮盘栠M(jìn)入非線性工作區(qū)且可能導(dǎo)致放大信號超出數(shù)據(jù)采集的量程范圍而出現(xiàn)信號被削平的現(xiàn)象，或者使得小信號放大不足，不能使放大信號達(dá)到或接近數(shù)據(jù)采集的量程范圍而產(chǎn)生較大的量化誤差。同時(shí)在儀器儀表中所要測量的信號其動態(tài)范圍往往很寬，如在測量峰形信號的系統(tǒng)中，可能既有峰值很小的峰信號，又有峰值很大的峰信號。若放大通道不能隨輸入信號動態(tài)范圍變化，而做出相應(yīng)的增益調(diào)整，將會降低整個(gè)系統(tǒng)的分辨率及性能。由上述可知，放大通道必須增益程控可調(diào)，不能夠采用固定增益的放大電路。

4.2.3.1 PGA870的應(yīng)用

PGA870是一款高速全差分可編程增益放大器。它的高帶寬、低失真、低噪音特性使它非常適合與14位ADC配合使用，其增益調(diào)節(jié)范圍為-11.5 dB到20dB，增益步幅為0.5dB，增益準(zhǔn)確度為0.03dB.頻帶范圍為650MHZ.其內(nèi)部結(jié)構(gòu)圖如圖4.5所示。

從圖中可以看出，輸入差分信號依次經(jīng)過衰減器、放大器、輸出控制器，衰減倍數(shù)和放大倍數(shù)由控制邏輯位B0-B5和gain strobe、latch mode管腳控制。在power-down狀態(tài)，靜態(tài)電流降至2mA，但是增益控制電路仍能保持可編程。

4.2.3.2可編程增益放大電路的設(shè)計(jì)

為實(shí)現(xiàn)信號增益可控，設(shè)計(jì)中選擇PGA870芯片，因?yàn)镻GA870有三種配置模式，分別是電平鎖存模式，沿寄存模式，組合邏輯方式，由配置管腳gain strobe和latch mode控制，其配置方式如表4.3所示。

組合邏輯方式的信號延遲最小，實(shí)時(shí)行相應(yīng)最好，且配置方式需要的線也最小，只需將B0-B5連接到FPGA管腳上，Gain strobe和Latch mode接到3.3V上就可以了，綜上，PGA870的配置方式采用組合邏輯方式，其在電路中的設(shè)計(jì)圖如圖4.6所示。

圖中，為了減小信號反射的幅度，在B0-B5上均串聯(lián)上一個(gè)電阻。為了減小前端直流偏置對本模塊的影響，同時(shí)考慮到芯片內(nèi)部已經(jīng)提供了一個(gè)內(nèi)部參考電壓，信號輸入端采用交流耦合方式，耦合電容選用較大值0.1uf，以讓低頻信號無衰減通過。因?yàn)榉糯笃鞯妮敵鲭娮柚挥?.5歐姆，為實(shí)現(xiàn)信號的50歐姆端接，輸出串聯(lián)50歐姆電阻。

4.2.3.3可編程增益實(shí)現(xiàn)方式

可編程增益放大的實(shí)現(xiàn)由FPGA來完成，如圖4.7所示，F(xiàn)PGA通過邏輯控制來確定配置模式，通過控制放大器的B0至B5管腳控制運(yùn)放的增益。

PGA870的增益控制實(shí)現(xiàn)方式如表4.4所示，表中未列出全部控制組合，其增益按B0至B5變化組合以0.5dB步進(jìn)。

4.2.4 ADC前端共模抑制模塊

4.2.4.1 ADC前端電路

生物電阻抗測量系統(tǒng)中，信號采集的是直流信號，對于這種信號，不能用阻容耦合或變壓器耦合的方式，宜采用直接耦合放大電路但存在零點(diǎn)漂移。所謂零點(diǎn)漂移是指當(dāng)輸人信號為零時(shí)，在放大器的輸出端出現(xiàn)一個(gè)變化不定的輸出信號的現(xiàn)象，簡稱零漂。前級的漂移被后級放大，因此嚴(yán)重干擾正常信號，級數(shù)越多，漂移越嚴(yán)重，甚至使放大器不能正常工作。在電路結(jié)構(gòu)上，采用差分電路是目前應(yīng)用最廣泛的能有效抑制零漂的方法。

差分放大電路又叫差分電路，它能有效的減小由于電源波動和晶體管引起的零點(diǎn)漂移，因而獲得廣泛的應(yīng)用。

差分電路的輸入端有兩個(gè)信號的輸入，這兩個(gè)信號的差值，為電路有效輸入信號，電路的輸出是對這兩個(gè)輸入信號之差的放大。設(shè)想這樣一種情景，如果存在干擾信號，會對兩個(gè)輸入信號產(chǎn)生相同的干擾，通過二者之差，干擾信號的有效輸入為零，這就達(dá)到了抗共模干擾的目的。

差分放大電路的特點(diǎn)：

1.由兩個(gè)完全對稱的共射電路組合而成。
2.電路采用正負(fù)雙電源供電。
3.極強(qiáng)的共模抑制能力。

4.2.4.2共模抑制比

為了說明差分放大電路抑制共模信號的能力，常用共模抑制比作為一項(xiàng)技術(shù)指標(biāo)來衡量，其定義為放大器對差模信號的電壓放大倍數(shù)Aud與對共模信號的電壓放大倍數(shù)Auc之比，稱為共模抑制比，英文全稱是Common Mode Rejection Ratio，因此一般用簡寫CMRR來表示。

差模信號電壓放大倍數(shù)Aud越大，共模信號電壓放大倍數(shù)Auc越小，則CMRR越大。此時(shí)差分放大電路抑制共模信號的能力越強(qiáng)，放大器的性能越好。當(dāng)差分放大電路完全對稱時(shí)，共模信號電壓放大倍數(shù)Auc=0，則共模抑制比CCMR→∞，這是理想情況，實(shí)際上電路完全對稱是不存在的，共模抑制比也不可能趨于無窮大。

本文采用電路完全對稱的差分電路以做到阻抗匹配和ADC前端調(diào)理，如圖4.8所示：

圖中芯片仍為PGA870可變增益放大器，其輸出方式為全差分的，能有效的抑制環(huán)境中的共模干擾，其CMRR可達(dá)到76db，PGA870的輸出端采用RC網(wǎng)絡(luò)進(jìn)行信號的端接，能有效的減小信號的反射，并采用交流耦合的方式將信號傳送至后端ADC芯片。圖中信號線ADC_VCM提供差分信號合適的直流偏置，在信號線ADC_IN2+和ADC_IN2-上串接5歐姆的電阻來減小反射過沖電流的大小。

4.3時(shí)鐘模塊設(shè)計(jì)

4.3.1時(shí)鐘電路設(shè)計(jì)分析

時(shí)鐘對于高速ADC系統(tǒng)而言尤其關(guān)鍵，這是因?yàn)闀r(shí)鐘信號的時(shí)序準(zhǔn)確性可以直接影響ADC的動態(tài)特性。理想的時(shí)鐘源是不會抖動的，因此ADC可以精確的在每個(gè)固定的時(shí)間間隔進(jìn)行采集，但是實(shí)際電路中各種不確定的因素都會造成時(shí)鐘的抖動。如圖4.9所示，這種時(shí)序的不確定性帶來的結(jié)果是采樣波形出現(xiàn)一個(gè)為eΔV的誤差電壓，這相當(dāng)于在原信號上引入了新的噪聲，從而ADC的信噪比會受到數(shù)據(jù)轉(zhuǎn)換過程的影響。

這種噪聲反映在ADC的信噪比上就形成了如圖4.10所示曲線，隨著采樣頻率的提高，時(shí)鐘抖動對于系統(tǒng)信噪比的影響越來越大，而同一頻率時(shí)，高的時(shí)鐘抖動也比低的時(shí)鐘抖動給系統(tǒng)帶來更多的誤差。

下表4.5是常用的一些器件，在很多設(shè)計(jì)中傾向于直接由數(shù)字器件（FPGA，MCU，DSP）產(chǎn)生一個(gè)時(shí)鐘來作為ADC的采樣時(shí)鐘，這也是為什么ADC精度總是達(dá)不到手冊上描述的指標(biāo)的原因，時(shí)鐘因素制約了系統(tǒng)性能的提高。

典型的高速ADC使用兩個(gè)時(shí)鐘脈沖邊沿引起各種各樣的內(nèi)部時(shí)間信號，并且可能影響到敏感的時(shí)鐘占空比。通常，為了維護(hù)動態(tài)性能特征需要容忍5%時(shí)間占空比。

AD9216為每個(gè)通道提供分開的時(shí)鐘輸入。最好的方案是兩個(gè)通道的時(shí)鐘工作在相同的頻率和相位上。兩個(gè)通道的時(shí)鐘異步時(shí)可能使每個(gè)通道轉(zhuǎn)換性能有所下降。在某些應(yīng)用中，相鄰兩通道之間存在時(shí)鐘偏差是可以允許的，AD9216當(dāng)分開的時(shí)鐘存在輸入偏差時(shí)（典型值±1ns）不會有重大性能退化，本系統(tǒng)中的AD9216的每個(gè)通道都選擇相同頻率和相位的時(shí)鐘。

根據(jù)抖動和ADC信噪比的關(guān)系：

其中，Tσ表示總抖動，clkσ表示采樣時(shí)鐘的抖動，apertureσ表示ADC的孔徑抖動，in f代表輸入信號頻率。

采樣時(shí)鐘的抖動和信噪比的關(guān)系可有下述公式導(dǎo)出：

所以一個(gè)高質(zhì)量的時(shí)鐘源是保證ADC系統(tǒng)精確的關(guān)鍵。在器件的選擇上尤其要關(guān)注芯片引入的抖動，因此要得到較高的信噪比就要選用抖動較小的時(shí)鐘源。下面介紹幾種常用的ADC時(shí)鐘設(shè)計(jì)方案：

1、直接由單片機(jī)/FPGA/DSP等數(shù)字器件產(chǎn)生。這種方式中，時(shí)鐘實(shí)際是由這些數(shù)字器件外接的晶振經(jīng)過器件內(nèi)部的倍頻電路或者鎖相環(huán)電路產(chǎn)生，由于數(shù)字器件對時(shí)鐘抖動并不敏感，故其內(nèi)部產(chǎn)生的時(shí)鐘精度并不高，通常的抖動都有幾百ps至數(shù)ns，在ADC系統(tǒng)中，這種時(shí)鐘抖動往往會極大制約系統(tǒng)信噪比的提高；

2、由鎖相環(huán)系統(tǒng)產(chǎn)生，鎖相環(huán)系統(tǒng)自身是一個(gè)反饋系統(tǒng)，故在產(chǎn)生高頻信號上有自身的優(yōu)勢：頻率飄移小、頻譜純度高。鎖相環(huán)的時(shí)鐘精度是由一系列器件：PLL、VCO、環(huán)路濾波器等共同決定的，只有整體設(shè)計(jì)全部達(dá)到要求，鎖相環(huán)才能實(shí)現(xiàn)高精度的時(shí)鐘輸出，這就對電路設(shè)計(jì)提出了很高要求，也會增加調(diào)試和維護(hù)的難度；

3、由專用時(shí)鐘芯片產(chǎn)生。專用時(shí)鐘芯片通常是把鎖相環(huán)、VCO、環(huán)路濾波等電路集中在一個(gè)芯片內(nèi)，通過簡單的數(shù)字控制信號就可以產(chǎn)生各種不同頻率的時(shí)鐘信號。該器件既有數(shù)字電路的控制簡單，調(diào)試方便的特性，又有鎖相環(huán)電路高精度，低抖動的優(yōu)點(diǎn)。

比較上述三種方案，本系統(tǒng)采用方案3.由于AD9216的時(shí)鐘輸入為80M的單端COMS電平時(shí)鐘，且一共需要三個(gè)這樣的時(shí)鐘，考慮到前面高速DA需要一個(gè)500M的LVPECL電平時(shí)鐘，故系統(tǒng)時(shí)鐘采用AD公司的ICS8430，該芯片結(jié)構(gòu)如圖4.11所示：

4.3.2時(shí)鐘電路設(shè)計(jì)

ICS8430是一款集成高頻時(shí)鐘發(fā)生器，它具有非常低的相位噪聲，鎖相環(huán)部分的VCO片內(nèi)頻率變化范圍為1.75G到2.25G，輸出部分擁有四路LVPECL時(shí)鐘扇出，并且輸出頻率范圍50Mhz~1.6Ghz可調(diào)；另外還有四路LVDS時(shí)鐘扇出，其輸出頻率范圍25Mhz~800Mhz可調(diào)，這四路LVDS時(shí)鐘扇出還可以根據(jù)用戶需要設(shè)置為八路CMOS時(shí)鐘扇出并且相位可調(diào)。下面為ICS8430設(shè)計(jì)方面的一些考慮：

（1）ICS8430的供電濾波設(shè)計(jì)

作為高速模擬電路，電源供應(yīng)的穩(wěn)定性關(guān)系到系統(tǒng)的噪聲性能。ICS8430提供獨(dú)立的電源以隔離內(nèi)部鎖相環(huán)輸出產(chǎn)生高速的開關(guān)噪聲，VS、VS_LVPECL以及VCP必須單獨(dú)通過過孔連接到電源層，并且在每個(gè)電源腳上都要加入旁路電容，為了獲得最佳的時(shí)鐘抖動特性，電源需要相互隔離，一個(gè)10歐姆的電阻以及一個(gè)10uF和0.01uF的旁路電容構(gòu)成了一個(gè)電源濾波電路，連接到每個(gè)電源腳上，10歐的電阻可以被磁珠所替代；

（2）ICS8430時(shí)鐘輸入接口

ICS8430可以靈活的選擇參考時(shí)鐘輸入形式，用戶可以選擇差分輸入同時(shí)也可以選擇單端時(shí)鐘作為PLL的參考時(shí)鐘輸入，輸入時(shí)鐘的頻率范圍為20M~250MHz.不論是差分時(shí)鐘還是單端時(shí)鐘都具備自偏置，容易實(shí)現(xiàn)交流耦合[7]。在本系統(tǒng)中將采用單端時(shí)鐘模式，在此種模式下的正弦波或方波形式的時(shí)鐘可以通過直流耦合或交流耦合方式輸入，在此選擇頻率20MHz的晶振作為時(shí)鐘參考源，在晶振兩端接并聯(lián)電容到地。

（3）時(shí)鐘輸出端接方法

ICS8430提供三種電平輸出形式：LVPECL、LVDS和CMOS.OUT3~OUT0是LVPECL電平的差分輸出時(shí)鐘；OUT7~OUT4是LVDS/CMOS電平的時(shí)鐘輸出，這些時(shí)鐘可以配置成差分輸出的LVDS電平或者單端的CMOS電平。

LVPECL時(shí)鐘的幅度范圍在400mV~960mV之間可設(shè)置，LVPECL輸出擁有專門的供電電源VS_LVPECL，因此和其他電源分開以避免引入噪聲，并且電源電壓可以選擇在2.5V~3.3V之間，以滿足用戶不同的需求，本系統(tǒng)選擇3.3V的電源電壓。

時(shí)鐘電路設(shè)計(jì)最終設(shè)計(jì)如圖4.12所示。