解決PCB串?dāng)_問(wèn)題的方法

在我們平常的高速PCB設(shè)計(jì)中，信號(hào)之間由于電磁場(chǎng)的相互耦合而產(chǎn)生的不期望的噪聲電壓信號(hào)稱為信號(hào)串?dāng)_。這是個(gè)很麻煩的問(wèn)題，需要及時(shí)解決。

串?dāng)_超出一定的值將可能引發(fā)電路誤動(dòng)作從而導(dǎo)致系統(tǒng)無(wú)法正常工作，解決PCB串?dāng)_問(wèn)題可以從以下幾個(gè)方面考慮。

1、在可能的情況下降低信號(hào)沿的變換速率

通常在器件選型的時(shí)候，在滿足設(shè)計(jì)規(guī)范的同時(shí)盡量選擇慢速的器件，并且避免不同種類的信號(hào)混合使用，因?yàn)榭焖僮儞Q的信號(hào)對(duì)慢變換的信號(hào)有潛在的串?dāng)_危險(xiǎn)。

2、采用屏蔽措施

為高速信號(hào)提供包地是解決串?dāng)_問(wèn)題的一個(gè)有效途徑。然而，包地會(huì)導(dǎo)致布線量增加，使原本有限的布線區(qū)域更加擁擠。另外，地線屏蔽要達(dá)到預(yù)期目的，地線上接地點(diǎn)間距很關(guān)鍵，一般小于信號(hào)變化沿長(zhǎng)度的兩倍。同時(shí)地線也會(huì)增大信號(hào)的分布電容，使傳輸線阻抗增大，信號(hào)沿變緩。

3、合理設(shè)置層和布線

合理設(shè)置布線層和布線間距，減小并行信號(hào)長(zhǎng)度，縮短信號(hào)層與平面層的間距，增大信號(hào)線間距，減小并行信號(hào)線長(zhǎng)度(在關(guān)鍵長(zhǎng)度范圍內(nèi))，這些措施都可以有效減小串?dāng)_。

4、設(shè)置不同的布線層

為不同速率的信號(hào)設(shè)置不同的布線層，并合理設(shè)置平面層，也是解決串?dāng)_的好方法。

5、阻抗匹配

如果傳輸線近端或遠(yuǎn)端終端阻抗與傳輸線阻抗匹配，也可以大大減小串?dāng)_的幅度。

串?dāng)_分析的目的是為了在PCB實(shí)現(xiàn)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問(wèn)題。一般的仿真工具與環(huán)境中仿真分析與PCB布線環(huán)境互相獨(dú)立，布線結(jié)束后進(jìn)行串?dāng)_分析，得到串?dāng)_分析報(bào)告，推導(dǎo)出新的布線規(guī)則并且重新布線，再分析修正，這樣設(shè)計(jì)的反復(fù)比較多。

所以你在PCB設(shè)計(jì)的過(guò)程中如果遇到串?dāng)_的問(wèn)題，不妨擦用這些方法解決。