在設(shè)計(jì)FPGA電源時(shí)的注意事項(xiàng)有哪些？

我們?cè)谶x擇一款符合FPGA應(yīng)用需要的電源時(shí)，必須將很多因素考慮在內(nèi)。成本、尺寸，以及效率，始終是電源設(shè)計(jì)過(guò)程中需要注意的因素。不過(guò)，在FPGA應(yīng)用中，某些電源軌將會(huì)有不同的要求。內(nèi)核電源軌通常需要在線路、負(fù)載和溫度范圍內(nèi)保持更加嚴(yán)格的精度。某些電源軌，比如說(shuō)收發(fā)器，對(duì)于噪聲更加敏感，并且需要將它們的輸出保持在特定的噪聲閥值以下。還需注意的是，某些具有共模電壓的電源軌可組合在一起，并且可以用一個(gè)鐵氧體磁珠進(jìn)行隔離，以實(shí)現(xiàn)濾波或作為一個(gè)負(fù)載開(kāi)關(guān)。

當(dāng)進(jìn)行符合容限要求方面的設(shè)計(jì)時(shí)，需要將全部的固定和動(dòng)態(tài)運(yùn)行條件考慮在內(nèi)。首先，選擇一款基準(zhǔn)精度少于1%的穩(wěn)壓器，這為客戶預(yù)留了最大的設(shè)計(jì)裕量空間來(lái)處理負(fù)載瞬變等動(dòng)態(tài)運(yùn)行條件。

在設(shè)計(jì)高速收發(fā)器電源軌時(shí)還需謹(jǐn)慎，因?yàn)檫@些靈敏電源軌上的噪聲會(huì)使性能下降，并且增加抖動(dòng)。低壓降穩(wěn)壓器 (LDO) 是這些電源軌的理想選擇。不過(guò)，當(dāng)需要更高電流時(shí)，只要輸出紋波的典型值在10kHz至80MHz頻率范圍內(nèi)保持在10mVpk-pk以下，就可以使用開(kāi)關(guān)電源。專用FPGA數(shù)據(jù)表將包含與收發(fā)器需求相關(guān)的詳細(xì)技術(shù)規(guī)格。

電源排序是FPGA電源設(shè)計(jì)時(shí)的另外一個(gè)重要方面。由于有數(shù)個(gè)電源軌為FPGA供電，下面推薦的電源序列在啟動(dòng)時(shí)汲取最小電流，這反過(guò)來(lái)防止了對(duì)器件的損壞。圖2中顯示的是針對(duì)Virtex 7系列FPGA上的邏輯電路和收發(fā)器電源軌的建議加電電源序列。針對(duì)Zynq 7000系列SoC的處理器排序顯示在圖2中。

圖1：針對(duì)Virtex 7 FPGA的推薦加電序列。*VCCINT and VMGTAVCC可同時(shí)加電，只要它們?cè)赩MGTAVTT之前啟動(dòng)，它們的加電順序可以互換。

圖2：建議用于Zynq 7000系列SoC的加電序列。

對(duì)于Xilinx 7/Zynq 7000系列器件來(lái)說(shuō)，這些電源軌必須具有一個(gè)單調(diào)上升，并且必須在0.2ms至50ms的周期范圍內(nèi)加電，而對(duì)于Xilinx Ultrascale FPGA系列器件來(lái)說(shuō)，這個(gè)周期范圍在0.2ms到40ms之間。建議斷電序列與加電序列的順序相反。