2015年，芯片設計公司數量為736家，一年后，幾乎翻了一倍成為1362家。其中，AI芯片最為耀眼。經過幾年的探索和沉淀，AI的發(fā)展也許已經悄然進入2.0階段。
大家更加注重與特定應用場景的結合，比如智能汽車，智能安防等;有部分則從單純的基于ASIC的方式轉向嘗試通用計算道路的探索，兼顧通用性并針對一些重點應用做相應的優(yōu)化。少了吵吵嚷嚷的熱鬧，多了踏踏實實的落地。
隨著應用的深入和落地，云端、邊緣和終端側多點開花。每個節(jié)點的芯片側重點可能略有不同，云端更加強調性能的極致，通常采用異構的芯片架構，用GPU或者專用的ASIC芯片與CPU配合，處理復雜的數據訓練或者inference的工作，那GPU/ASIC之間以及GPU/ASIC與CPU之間以及GPU/ASIC與存儲模塊之間都需要極高性能的接口來支撐，如PCIe、CCIX、GenZ、DDR等;
邊緣或者終端側雖然不像云端對性能要求那么高，但是他們需要面對更多復雜的應用場景，如前面提到的智能駕駛、智能醫(yī)療、工業(yè)智能等，那么他們會在兼顧性能的同時更加看重能耗比的指數，因此也會有一些新的接口或者總線類型來適應他們的應用，如MIPI、UFS、LPDDR等。
從云端的總線來看，前面提到有很多種，我們以PCIe來舉例。雖然它的效率和性能并不是最高的，但它目前是最成熟的，用的也比較多。目前商用落地的是PCIe 4.0技術，那到今年年底，有一些領先的服務器廠商就會推出PCIe 5.0的樣品。那PCIe 5.0的速率已經達到了32Gbps，而且在這個速率下還要考慮到與前代的兼容，它的channel loss會非常大，在奈奎斯特頻率下會達到36dB。在如此高的速率下要保證這么高的設計余量，對設計工程師來說，這是一個非常大的挑戰(zhàn)。
舉例來說，即使經過非常復雜的預加重、均衡、信道訓練等，那最終達到芯片接收端，芯片內部的眼高不會超過15mW，眼寬不會超過10ps。這是非常非常小的余量。如果設計的余量不夠，那總線的丟包率就會比較高，就會導致重傳，那芯片的效率就大大降低了。那如何實現更大的設計余量?如何去測試設計的余量，如何將設計和測試做閉環(huán)驗證都是工程師面臨的巨大挑戰(zhàn)。
那對于邊緣或者終端側來說，要考慮成本、要考慮功耗。所以它的總線技術不會像云端走的那么快，但它會采用一些特殊的總線來適應終端場景的需求。比如在云端更多的采用類似PCIe這種來做計算，但在終端/邊緣側則更多的采用類似MIPI這種總線進行計算或者數據的傳輸;在云端的數據存儲總線可能會用到DDR4或者DDR5，但在終端/邊緣，可能更多的會用到LPDDR;對于云端，可能更多的使用PCIe等去做擴展，而終端會更多傾向于用USB去做擴展。所以兩者差異還是很大的。
除了速率上的不同，終端側其實還需要考慮連接的簡潔性以及功耗的性能，所以終端側的總線的內部協議或者信號的調整方式上反而更加復雜一些。比如Type-C接口，它外面的連接非常簡潔，但是其實它內部協議非常復雜。
它要考慮正反插，要考慮供電，要兼容顯示和數據傳輸等等，所以終端側的這些總線的設計要求與云端又不一樣。
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