什么是ADC時許、帶寬不匹配?ADC偽差分輸入介紹

ADC，模數轉換器，在實際應用中具有重要意義。往期ADC相關文章中，小編對管道ADC、并行ADC等知識有所介紹。為增進大家對ADC的認識，本文將對ADC時許不匹配、帶寬不匹配和ADC偽差分輸入加以闡述。如果你對ADC具有興趣，不妨繼續(xù)往下閱讀哦。

一、時許不匹配和帶寬不匹配

(一)時序不匹配

兩個ADC之間的時序失配有兩個組成部分：ADC模擬部分的群延遲和時鐘偏斜。ADC中的模擬電路具有相關的組延遲，并且兩個ADC之間的值可能不同。此外，時鐘偏移在每個ADC的孔徑不確定性分量，以及與該時鐘的精度的分量相即是輸入到每個轉換器。下圖顯示了ADC中時序不匹配的機制和影響。類似于增益失配骨刺，所述時序不匹配正也是一個功能的輸入頻率和采樣率，并以f s / 2±f IN出現。

為了最大程度地減少雜散，每個轉換器模擬部分的群時延都需要使用良好的電路設計技術進行適當匹配。另外，時鐘路徑設計需要緊密匹配以最小化孔徑不確定性差異。最后，必須精確控制時鐘相位關系，以使兩個輸入時鐘之間的距離盡可能接近180°。與其他不匹配一樣，目標是嘗試最小化導致時序不匹配的機制。

(二)帶寬不匹配

在過去的這些不匹配的，帶寬錯配是可能的最困難，以理解和處理。如所示在下圖，帶寬失配具有增益和相位/頻率分量。這使帶寬失配更加困難，因為它包含來自其他兩個失配參數的分量。然而，在帶寬失配中，我們看到了在不同頻率下的不同增益值。另外，帶寬具有定時分量，該定時分量使不同頻率的信號通過每個轉換器具有不同的延遲。

最小化帶寬失配的最佳方法是擁有良好的電路設計和布局實踐，以最小化ADC之間的帶寬失配。每個ADC匹配得越好，將進一步減少產生的雜散。正如所引起的增益和定時失配骨刺在輸出頻譜在f 小號 / 2±?F IN中，帶寬不匹配也導致正以相同的頻率。

在討論了導致ADC交織時出現問題的四種不同失配之后，它們之間出現了共同點。四個失配中的三個會在輸出頻譜中以f s / 2±f IN產生雜散。偏移失配正可以容易地識別，因為它獨自居住 在 ?F 小號 / 2 和 可以 被 補償 相當容易。的增益，定時，和帶寬不匹配所有產生一個正在?F 小號 / 2±?F IN中的輸出 頻譜，所以問題就變成了如何識別每個頻譜的貢獻。下圖給出了一個快速 的視覺 引導 到 所述 過程 的 標識 的源 的 所述 雜散 從交織ADC的不同錯配。

二、ADC偽差分輸入

具有偽差分輸入的ADC在有限范圍內數字化差分模擬輸入電壓(IN + - IN-)。 IN +輸入具有實際模擬輸入信號，而IN-輸入具有受限范圍。

偽差分單極性ADC在0V范圍內數字化差分模擬輸入電壓(IN + - IN-)到VFS。在此范圍內，在IN +引腳上驅動的單端單極性輸入信號相對于信號接地參考電平進行測量，由IN-引腳驅動。 IN +引腳允許從GND擺動到VFS，而IN-引腳限制在GND±100mV左右。

偽差分雙極ADC將差分模擬數字化輸入電壓(IN + - IN-)在±VFS / 2的范圍內。在此范圍內，在IN +引腳上驅動的單端雙極性輸入信號相對于在IN-引腳上驅動的信號中間參考電平進行測量。允許IN +引腳從GND擺動到VFS，而IN-引腳限制在VFS / 2±100mV左右。

偽差分真雙極ADC數字化差分模擬輸入電壓(IN + - IN-)在±VFS范圍內。在此范圍內，在IN +引腳上驅動的真雙極性輸入信號相對于信號接地參考電平進行測量，由IN-引腳驅動。允許IN +引腳擺幅高于或低于GND至±VFS，而IN-引腳限制在GND±100mV左右。

偽差分輸入有助于分離信號來自ADC地的地，允許消除小的共模電壓。它們還允許以ADC地為參考的單端輸入信號。偽差分ADC非常適合需要直流共模電壓抑制的應用，單端輸入信號以及不需要差分驅動器復雜性的應用。偽差分輸入簡化了ADC驅動器的要求，降低了信號鏈的復雜性并降低了功耗。

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