正如英特爾公司CEO Pat Gelsinger所言：“我們正在加快制程工藝創(chuàng)新的路線圖，以確保到2025年制程性能再度領先業(yè)界?！?br>
在7月27日凌晨舉辦的先進工藝及封裝技術大會上，除了公布有史以來最詳細的制程技術路線圖以及公司在封裝、晶圓代工、極紫外光刻（EUV）工藝上的規(guī)劃以外，英特爾還宣布了一個令人震驚的消息：將為高通提供代工服務。這還是開天辟地頭一次。高通也將因此成為英特爾重整代工業(yè)務以來最大、最具重量級的客戶。
英特爾CEO帕特·基辛格介紹英特爾的制程和封裝技術路線圖（圖片源自英特爾）
全新的制程節(jié)點命名體系
據Pat Gelsinger介紹，從2021年至2025年，英特爾計劃每年至少都將推出一款新的中央處理器（CPU），而且每一款都將基于比前一代更先進的晶體管技術。英特爾公司還公布了未來四年將要推出的5個制程工藝發(fā)展階段，包括Intel 7、intel 4、Intel 3以及20A。這次，英特爾還為其制程節(jié)點引入了全新的命名體系，其中包含新的節(jié)點命名和實現每個制程節(jié)點的創(chuàng)新技術如下：
（圖片源自英特爾視頻會議截圖，下同）
●Intel 7（此前稱之為10nm Enhanced SuperFin）
通過FinFET晶體管優(yōu)化，每瓦性能比英特爾10納米SuperFin提升約10％ － 15％，優(yōu)化方面包括更高應變性能、更低電阻的材料、新型高密度蝕刻技術、流線型結構，以及更高的金屬堆棧實現布線優(yōu)化。Intel 7將在這些產品中亮相：于2021年推出的面向客戶端的Alder Lake，以及預計將于2022年第一季度投產的面向數據中心的Sapphire Rapids。
●Intel 4（此前稱之為Intel 7nm）
與Intel 7相比，Intel 4的每瓦性能提高了約20％ ，它是首個完全采用EUV光刻技術的英特爾FinFET節(jié)點，EUV采用高度復雜的透鏡和反射鏡光學系統(tǒng)，將13.5納米波長的光對焦，從而在硅片上刻印極微小的圖樣。相較于之前使用波長為193納米的光源的技術，這是巨大的進步。Intel 4將于2022年下半年投產，2023年出貨，產品包括面向客戶端的Meteor Lake和面向數據中心的Granite Rapids。
● Intel 3
Intel 3將繼續(xù)獲益于FinFET，較之Intel 4，Intel 3將在每瓦性能上實現約18％的提升。這是一個比通常的標準全節(jié)點改進水平更高的晶體管性能提升。Intel 3實現了更高密度、更高性能的庫；提高了內在驅動電流；通過減少通孔電阻，優(yōu)化了互連金屬堆棧；與Intel 4相比，Intel 3在更多工序中增加了EUV的使用。Intel 3將于2023年下半年開始生產相關產品。
●Intel 20A
PowerVia和RibbonFET這兩項突破性技術開啟了埃米時代。PowerVia是英特爾獨有、業(yè)界首個背面電能傳輸網絡，它消除晶圓正面的供電布線需求，優(yōu)化信號布線，同時減少下垂和降低干擾。RibbonFET是英特爾研發(fā)的Gate All Around晶體管，是公司自2011年率先推出FinFET以來的首個全新晶體管架構，提供更快的晶體管開關速度，同時以更小的占用空間實現與多鰭結構相同的驅動電流。Intel 20A預計將在2024年推出。
●Intel 18A
從Intel 20A更進一步的Intel 18A節(jié)點也已在研發(fā)中，將于2025年初推出，它將對RibbonFET進行改進，在晶體管性能上實現又一次重大飛躍。
為何要如此命名？
一直以來，芯片業(yè)界都是采用基于納米的方式對傳統(tǒng)制程節(jié)點進行命名，英特爾此次引入全新的名字體系有何深意？實際上，英特爾一直沿用這種歷史模式，即使用反映尺寸單位（如納米）的遞減數字來為節(jié)點命名。但在如今整個行業(yè)使用著各不相同的制程節(jié)點命名和編號方案的情況下，這些多樣的方案既不再指代任何具體的度量方法，也無法全面展現如何實現能效和性能的最佳平衡。
為此，英特爾引入了基于關鍵技術參數——包括性能、功耗和面積等的新命名體系。從上一個節(jié)點到下一個節(jié)點命名的數字遞減，反映了對這些關鍵參數改進的整體評估。同時，隨著芯片工藝制程逼近極限，行業(yè)越來越接近“1nm”節(jié)點的局面下，英特爾改變命名方式以更好地反映全新的創(chuàng)新時代。比如在Intel 3之后的下一個節(jié)點被命名為Intel 20A，這一命名反映了向新時代的過渡，即工程師在原子水平上制造器件和材料的時代——半導體的埃米時代。這種命名體系將創(chuàng)建一個清晰而有意義的框架，來幫助行業(yè)和客戶對整個行業(yè)的制程節(jié)點演進有更準確的認知，進而做出更明智的決策。這也是為了順應英特爾代工服務（IFS）的推出，以便于讓客戶比以往都更加清晰了解情況。
兩大創(chuàng)新性技術：RibbonFET和PowerVia
英特爾在演講中提到，公司將于2024年上半年推出的Intel 20A會成為制程技術的又一個分水嶺。它擁有兩大開創(chuàng)性技術——RibbonFET的全新晶體管架構，名為PowerVia的史無前例的創(chuàng)新技術，可優(yōu)化電能傳輸。
全新晶體管架構RibbonFET
在上文中我們提到，步入Intel 20A階段，英特爾的工藝名稱指的是埃而不是納米，這也意味著英特爾將從FinFET設計過渡到一種新的晶體管（GAAFET），而英特爾將其稱之為RibbonFET（也有的芯片廠商將其稱為MCBFET）。人們預計，隨著摩爾定律逼近極限，FinFET設計無法再為先進工藝制程提供支持時，GAAFET設計將會成為主流。相比之下，FinFET依賴于源極／漏極的多個量化鰭片和多個鰭片軌跡的單元高度，而GAAFET支持可變長度的單個鰭片，從而允許在功率、性能或面積方面優(yōu)化每個單獨單元器件的電流。
據英特爾介紹，RibbonFET是一個Gate All Around晶體管，從設計上看，這個全新設計將柵極完全包裹在通道周圍，可實現更好的控制，并在所有電壓下都能獲得更高的驅動電流。新的晶體管架構加快了晶體管開關速度，最終可打造出更高性能的產品。通過堆疊多個通道，即納米帶，可以實現與多個鰭片相同的驅動電流，但占用的空間更小。通過對納米帶的部署，英特爾可以使得帶的寬度可以被調整，以適應多種應用。
早在去年的國際VLSI會議上英特爾就曾披露過關于GAAFET設計的相關信息，當時被告知英特爾批量實施GAAFET設計的時間會在5年內。如今，英特爾的20A工藝將采用RibbonFET設計，根據上述路線圖，很可能在2024年底實現規(guī)?；慨a。
當然，GAAFET設計也并非英特爾獨家專屬，臺積電預計將在2nm工藝上采用GAAFET設計，而三星將在其3nm工藝節(jié)點中引入GAAFET設計。其中三星可能是第一個邁入GAAFET大門的。
全新背面電能傳輸網絡PowerVia
另外一項全新技術——PowerVia，這是由英特爾工程師開發(fā)的全新背面電能傳輸網絡，也將在Intel 20A中首次采用。眾所周知，現代電路的制造過程從晶體管層M0作為最小層開始，在此之上以越來越大的尺寸添加額外的金屬層，以解決晶體管與處理器不同部分之間所需的所有布線。
這種傳統(tǒng)的互連技術產生的電源線和信號線的互混，導致了布線效率低下的問題，會影響性能和功耗。通過PowerVia技術，英特爾把電源線置于晶體管層的下面，通過消除晶圓正面的電源布線需求，可騰出更多的資源用于優(yōu)化信號布線并減少時延。通過減少下垂和降低干擾，也有助于實現更好的電能傳輸。該技術降低了設計上的IR壓降，這在更先進的工藝節(jié)點技術上越來越難以實現以提高性能。當該技術在高性能處理器上大量使用時，將會很有趣。
更加先進的封裝路線圖
●EMIB：首個2.5D嵌入式橋接解決方案
自2017年以來，英特爾一直在出貨EMIB產品，EMIB技術專為布局在2D平面上的芯片到芯片連接而設計。它將中介層和基板結合，使用小型硅片并將其直接嵌入基板中，英特爾將其稱為橋接器。橋實際上是兩半，每邊有數百或數千個連接，并且芯片被構建為連接到橋的一半?，F在，兩個芯片都連接到該橋接器，具有通過硅傳輸數據的好處，而不受大型中介層可能帶來的限制。如果需要更多帶寬，英特爾可以在兩個芯片之間嵌入多個橋接器，或者為使用兩個以上芯片的設計嵌入多個橋接器。此外，該橋的成本遠低于大型中介層。
在EMIB的路線圖方面，英特爾將在未來幾年減少凸點間距。當芯片連接到嵌入在基板中的橋時，它們通過凸塊連接，凸塊之間的距離稱為間距——凸塊間距越小，在同一區(qū)域內可以建立的連接越多。這允許芯片增加帶寬或減小橋接尺寸。
●Foveros：首個3D堆疊解決方案
英特爾于2019年通過Lakefield推出了其芯片到芯片堆疊技術，3D堆疊在很大程度上與 EMIB 部分中提到的中介層技術非常相似。通過將硅片放在彼此的頂部，完整的3D堆疊方式帶來的好處包括，數據路徑更短，功率損耗更少，時延更低。
據介紹，Meteor Lake是在客戶端產品中實現Foveros技術的第二代部署。該產品具有36微米的凸點間距，不同晶片可基于多個制程節(jié)點，熱設計功率范圍為5－125W。
●Foveros Omni：第三代Foveros技術
Foveros Omni允許頂部裸片從基礎裸片懸垂，銅柱從基板一直延伸到頂部裸片以提供電源，通過高性能3D堆疊技術為裸片到裸片的互連和模塊化設計提供了無限制的靈活性。
Foveros Omni允許裸片分解，將基于不同晶圓制程節(jié)點的多個頂片與多個基片混合搭配，預計將于2023年用到量產的產品中。
● Foveros Direct：第四代 Foveros
Foveros Direct實現了向直接銅對銅鍵合的轉變，它可以實現低電阻互連，并使得從晶圓制成到封裝開始，兩者之間的界限不再那么截然。
Foveros Direct實現了10微米以下的凸點間距，使3D堆疊的互連密度提高了一個數量級，為功能性裸片分區(qū)提出了新的概念，這在以前是無法實現的。Foveros Direct是對Foveros Omni的補充，預計也將于2023年用到量產的產品中。
在極紫外光刻（EUV）工藝上的新規(guī)劃
在演講中，英特爾還提到了關于極紫外光刻（EUV）工藝上的新規(guī)劃，英特爾將成為光刻機龍頭ASML下一代EUV技術（High－NA EUV）的主要客戶。英特爾有望率先獲得業(yè)界第一臺High－NA EUV光刻機，并計劃在2025年成為首家在生產中實際采用High－NA EUV的芯片制造商。
據悉，High－NA EUV光刻機的目標是將制程推進到1nm及以下。在ASML的規(guī)劃中，第二代EUV光刻機的型號將是NXE：5000系列，其物鏡的NA將提升到0.55，進一步提高光刻精度，半導體工藝想要突破1nm制程，就必須靠下一代光刻機（High－NA EUV）。不過這也將更加昂貴，曾傳出其成本超過一架飛機，約3億美元。
High－NA EUV光刻機的演進也并非一帆風順，未來工藝節(jié)點向高數值孔徑光刻的過渡不僅需要來自系統(tǒng)供應商（例如 ASML）的巨大工程創(chuàng)新，還需要對合適的光刻膠材料進行高級開發(fā)。EUV 光刻演化的一個經常被低估的方面是相應光刻膠材料的相應開發(fā)工作，尋找合適的光刻膠必須與系統(tǒng)開發(fā)同時進行。ASML預計將在2022年完成第一臺High－NA EUV光刻機系統(tǒng)的驗證，并計劃在2023年交付給客戶。ASML宣布，它現在預計High－NA 設備將在 2025 年或 2026 年（由其客戶）進入商業(yè)量產。如三星、臺積電和英特爾等的客戶們也一直呼吁開發(fā)High－NA 生態(tài)系統(tǒng)以避免延誤。
牽手高通AWS
在客戶方面，英特爾宣布，AWS亞馬遜云將成為首個采用英特爾代工服務（IFS）先進封裝解決方案的客戶，而高通將成為采用Intel 20A先進制程工藝的客戶，這還是開天辟地頭一次。
眾所周知，高通在手機芯片市場占據主導，該公司將使用英特爾的20A芯片制造工藝，并借助新的晶體管技術來降低芯片能耗。不過這件事還有點遙遠，如果不跳票的話，也要在2024年以后才能看到高通采用英特爾的20A工藝，也就是說咱們至少還得等待3年。
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