基于FPGA的多串口控制器的設(shè)計(jì)與實(shí)現(xiàn)

引 言

海上浮動(dòng)的專用監(jiān)測(cè)系統(tǒng)除搭載專用探頭外，還有溫度傳感器、GPS 定位系統(tǒng)、北斗定位系統(tǒng)等設(shè)備。這些設(shè)備都需要與控制終端進(jìn)行串口通信，以便響應(yīng)控制終端的命令及回傳監(jiān)測(cè)數(shù)據(jù)，但在控制終端上為每個(gè)設(shè)備都分配一個(gè)串口是不合理的，因此為了提高系統(tǒng)的集成度，降低硬件成本，有必要設(shè)計(jì)一種一對(duì)多的串口通信控制器。

1 多串口控制器的結(jié)構(gòu)

多串口控制器的結(jié)構(gòu)原理如圖 1 所示。其由邏輯控制模塊和 5 個(gè) UARTFIFO 模塊構(gòu)成， 前者用于控制主串口（UARTFIFO_C） 與其余 4 個(gè)從串口（UARTFIFO_i） 模塊的邏輯聯(lián)接，UARTFIFO 模塊用于控制終端、搭載設(shè)備的數(shù)據(jù)收發(fā)。

UARTFIFO模塊設(shè)計(jì)

UARTFIFO 模塊主要由UART 串口模塊和FIFO 模塊構(gòu)成，如圖 2 所示。UART 串口模塊包括波特率發(fā)生單元、發(fā)送單元和接收單元，F(xiàn)IFO 模塊具有 16 B 的先入先出緩存單元[1]。表 1 所列為UARTFIFO 模塊的引腳功能表。作為主從式通信系統(tǒng)，主串口需要處理 4 個(gè)從串口發(fā)送過(guò)來(lái)的數(shù)據(jù)，而這種情況下容易出現(xiàn)主串口正發(fā)送某個(gè)從串口數(shù)據(jù)時(shí)，另一個(gè)從串口也請(qǐng)求響應(yīng)。為了不影響后續(xù)數(shù)據(jù)的發(fā)送，同時(shí)避免數(shù)據(jù)丟失，需要為每個(gè) UART 的接收模塊配置一個(gè) FIFO 用于緩存UART 接收模塊接收到的數(shù)據(jù)[2]。每當(dāng)UART 接收模塊接收完一幀數(shù)據(jù)后，rec_ready 會(huì)輸出一個(gè)正脈沖，rec_ready 的信號(hào)作為FIFO 的寫使能信號(hào)。

圖 2 UARTFIFO 模 塊

3 邏輯控制模塊設(shè)計(jì)

邏輯控制模塊由發(fā)送控制單元和接收控制單元兩部分構(gòu)成，發(fā)送控制單元負(fù)責(zé)主串口（UARTFIFO_C）與某個(gè)從串口（UARTFIFO_i）通信的邏輯控制，接收單元負(fù)責(zé)某個(gè)從串口與主串口通信的邏輯控制。

3.1 發(fā)送控制單元

作為主從式系統(tǒng)，主串口（UARTFIFO_C）選擇與某個(gè)從串口（UARTFIFO_i）通信，發(fā)送數(shù)據(jù)的命令格式為地址字節(jié)+ 命令字節(jié)。當(dāng) UARTFIFO_C 接收到一幀數(shù)據(jù)時(shí)，其引腳FULL1 輸出高電平，指示 FIFO中有新數(shù)據(jù)，發(fā)送控制單元讀取第一幀數(shù)據(jù)并譯出地址后，根據(jù)該地址將 UARTFIFO_ C的數(shù)據(jù)發(fā)送到相應(yīng)串口的 TXDBUF（7∶ 0） 端， 并判斷該從串口TXDOVER1是否為高電平，如果為高電平則使能TXDCMD1，啟動(dòng)從串口的發(fā)送模塊。

3.2 接收控制單元

串行外設(shè)接收到控制端發(fā)送的命令后響應(yīng)命令，按照預(yù)定格式返回串行數(shù)據(jù)，與該外設(shè)對(duì)應(yīng)的UART串行數(shù)據(jù)輸入端RXD接收串行數(shù)據(jù)，并對(duì)其進(jìn)行處理，輸出并行數(shù)據(jù)和標(biāo)志位 re_ready。當(dāng)UARTFIFO_i 接收完一幀數(shù)據(jù)時(shí)，其引腳FULL1輸出高電平，指示 FIFO中有新數(shù)據(jù)，接收控制單元寄存 FULL1的信號(hào)， 并查詢 UARTFIFO_C的 TXDOVER1 是否為高電平。如果為高電平則等待，如果為 0 則發(fā)出使能信號(hào)RDREQ1，讀出UARTFIFO_i中FIFO緩存的數(shù)據(jù)并傳給 UARTFIFO_C的 TXDBUF（7∶ 0）端，使能TXDCMD1， 直到 UARTFIFO_i中的 EMPTY1為高電平停止。當(dāng)有多個(gè)UARTFIFO_i同時(shí)向UARTFIFO_C請(qǐng)求發(fā)送數(shù)據(jù)時(shí)，邏輯控制模塊寄存各串口FULL1的信號(hào)，并判斷其優(yōu)先級(jí)別，優(yōu)先響應(yīng)級(jí)別高的串口請(qǐng)求，之后再響應(yīng)優(yōu)先級(jí)別低的請(qǐng)求。

4 Isim仿真

圖 3 所示為UART 模塊的ISim 仿真結(jié)果。由仿真波形可知，串口RXD 端接收到的串行數(shù)據(jù)從rec_buf（7∶0）輸出的同時(shí) rec_ready 輸出一個(gè)正脈沖，當(dāng) txd_buf（7∶0）中有數(shù)據(jù)需要發(fā)送時(shí)，txd_cmd 給出一個(gè)正脈沖使能串口發(fā)送模塊， 數(shù)據(jù)從TXD 端串行輸出，數(shù)據(jù)發(fā)送完后 txd_over 輸出高電平。

圖 3 UART 的ISim 仿真波形

圖4 所示為FIFO 模塊的ISim 仿真結(jié)果，由仿真波形可知， wrreq 為高電平時(shí)將 datain上的數(shù)據(jù)寫入FIFO 中，寫入數(shù)據(jù)后FULL 輸出高電平、empty 輸出低電平，在 rdreq 高電平時(shí)按照先入先出的順序讀出FIFO 中的數(shù)據(jù)。

圖 4 FIFO 的ISim 仿真波形

圖 5所示為UARTFIFO的ISim仿真結(jié)果，仿真了串口接收數(shù)據(jù)到從FIFO中讀出數(shù)據(jù)的整個(gè)過(guò)程，由波形可知，串口準(zhǔn)確地接收了來(lái)自RXD中的數(shù)據(jù)并存入了 FIFO中，F(xiàn)IFO 在rdreq1高電平時(shí)讀出數(shù)據(jù)，同時(shí) FULL、empty輸出相應(yīng)電平。

圖 5 UARTFIFO 的ISim 仿真波形

5 結(jié) 語(yǔ)

本設(shè)計(jì)的突出優(yōu)點(diǎn)在于可以靈活定制串口的數(shù)量，滿足多串口場(chǎng)合的需要，替代采用專用串口芯片的傳統(tǒng)設(shè)計(jì)方法， 降低多串口系統(tǒng)的復(fù)雜度，提高系統(tǒng)穩(wěn)定性。