有哪些RTL時(shí)序優(yōu)化迭代的技巧？

時(shí)間：2021-11-03 14:56:19

關(guān)鍵字：時(shí)序

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[導(dǎo)讀]1.需要對原有架構(gòu)、規(guī)格、關(guān)鍵電路非常熟悉。多次實(shí)踐證明不清楚原有設(shè)計(jì)的情況下做出的方案，往往只會(huì)越改越爛。判斷是否熟悉的標(biāo)準(zhǔn)是能夠講清楚整個(gè)模塊代碼->能夠自己畫出整個(gè)微架構(gòu)->能夠提出有效的PPA優(yōu)化方案。其實(shí)這一條經(jīng)驗(yàn)是并不特指高頻設(shè)計(jì)，是做好設(shè)計(jì)的基本功，缺陷率高同學(xué)往往...

1.需要對原有架構(gòu)、規(guī)格、關(guān)鍵電路非常熟悉。

多次實(shí)踐證明不清楚原有設(shè)計(jì)的情況下做出的方案，往往只會(huì)越改越爛。判斷是否熟悉的標(biāo)準(zhǔn)是

能夠講清楚整個(gè)模塊代碼->能夠自己畫出整個(gè)微架構(gòu)->能夠提出有效的PPA優(yōu)化方案。

其實(shí)這一條經(jīng)驗(yàn)是并不特指高頻設(shè)計(jì)，是做好設(shè)計(jì)的基本功，缺陷率高同學(xué)往往問題就出現(xiàn)在這里。

2.建立把代碼通過人腦轉(zhuǎn)化成電路的能力。

verilog描述的就是電路，時(shí)序優(yōu)化也是在電路上進(jìn)行精簡。這個(gè)技能我認(rèn)為掌握了本科的數(shù)字電路課程就可以做到，加法器、鎖存器、比較器、多路選擇器、布爾表達(dá)式化解等。另外對for循環(huán)展開、if esle分支、按位運(yùn)算等常見寫法進(jìn)行電路轉(zhuǎn)換。寫代碼時(shí)需要能感知Critical path，并算出其大概的邏輯級數(shù)。

3.可以考慮關(guān)鍵微架構(gòu)打散重構(gòu)。

時(shí)序優(yōu)化不動(dòng)微架構(gòu)可能走不太遠(yuǎn)。

4.對多級Pipeline進(jìn)行調(diào)整和規(guī)劃。

流水線上每一級的邏輯都要均勻和緊湊，遇到關(guān)鍵路徑是要往前和往后看是否有余量可以借用。

5.在性能與時(shí)序之間trade off。

在時(shí)序優(yōu)化過程中常用的一種手段就是犧牲部分非關(guān)鍵場景的性能，敢于犧牲一些邊緣場景的性能。

6.時(shí)鐘Gating專項(xiàng)優(yōu)化，時(shí)序與門控精度的trade off。

我優(yōu)化的模塊的一個(gè)典型的特點(diǎn)是低功耗要求很高，幾乎所有Always塊都會(huì)有綜合自動(dòng)生成的時(shí)鐘門控。由于時(shí)鐘樹長差異和Setup要求更嚴(yán)，時(shí)鐘門控的E端時(shí)序要求比D端時(shí)序更加惡劣。所以寫Always塊的時(shí)鐘門控時(shí)，對時(shí)序的考慮需要更加精細(xì)，E端的邏輯級數(shù)要求比D端少8級左右。

7.優(yōu)先朝著根節(jié)點(diǎn)進(jìn)行時(shí)序優(yōu)化。

每一次優(yōu)化都盡可能找到路徑靠近起始位置去優(yōu)化，讓一次優(yōu)化影響面更廣，優(yōu)化收益更大。