晶圓技術(shù)幫助實(shí)現(xiàn)更高速度和更低功耗

更快的處理器和復(fù)雜的移動設(shè)備讓芯片在實(shí)現(xiàn)理想的性能方面有巨大壓力。隨著芯片設(shè)計逐漸延伸到40nm以下，甚至達(dá)到28nm，受晶圓的極端漏電流效應(yīng)影響，芯片良率正經(jīng)受挑戰(zhàn)。在28nm節(jié)點(diǎn)，晶圓加工廠商仍可以在小基板上生產(chǎn)傳統(tǒng)MOSFET，但良率會因此而降低。

Soitec的全耗盡(fullydepleted,FD)硅晶圓有望解決漏電流問題。Soitec使用絕緣體上硅(SOI)技術(shù)，將一層超薄的FD層覆蓋在晶圓上，作為阻隔以顯著減少漏電流，提升良率并大幅提升性能。這樣芯片速度更快，頻率更高，而功耗則會更低。使用FD方法經(jīng)證明非常有效，現(xiàn)在已經(jīng)是國際半導(dǎo)體技術(shù)路線圖(ITRS)的一部分。

標(biāo)準(zhǔn)的FD基板MOSFET形成于非摻雜全耗盡晶圓頂層之上。Soitec將其厚度控制在5埃（1埃為一百億分之一米）。采用FD晶圓后，采用現(xiàn)有IP的傳統(tǒng)CMOS電路可以縮小至20nm，良率也足以讓利潤得到保證。供電電壓會下降到0.6V，節(jié)電效果極好。低功耗可以為消費(fèi)者帶來顯著的好處，例如連續(xù)4個小時瀏覽網(wǎng)頁、2.5個小時觀看高清視頻、進(jìn)行2個小時的高清視頻拍攝或者支持典型智能手機(jī)一整天的使用。

為達(dá)到更小的尺寸，在FD頂層實(shí)現(xiàn)獨(dú)特的FinFET設(shè)計得到了越來越多的支持。源級和漏極之間的距離更接近，和注入材料共同形成電路。柵極包裹在結(jié)構(gòu)周圍。“垂直”設(shè)計拋棄了所有之前的IP，這意味著芯片需要重新設(shè)計。雖然這樣做會很貴，但卻能讓工藝深入到10nm，實(shí)現(xiàn)更多的性能提升。此外，新的垂直FinFET所需的工藝步驟有明顯減少（20%-25%），進(jìn)一步提升了良率和利潤。

盡管FinFET設(shè)計現(xiàn)在并沒有被采用，但無疑會出現(xiàn)在很多芯片公司線路圖上，因為它們正艱難地維持著摩爾定律。而且，物理和優(yōu)秀的晶圓設(shè)計能讓我們實(shí)現(xiàn)LTE手機(jī)和平板所需的更高的速度和更低的功耗。