Xilinx 推出ISE WEBPACK 9.1i設(shè)計(jì)套件

    賽靈思公司(Xilinx) 日前宣布推出最新版本、可免費(fèi)下載的邏輯設(shè)計(jì)套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i，目前用戶可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundation™ 軟件 9.1i 版的所有特性，并可對嵌入式、數(shù)字信號處理 (DSP) 和實(shí)時調(diào)試設(shè)計(jì)流程進(jìn)行全面支持。特別值得一提的是，ISE WebPACK 9.1i軟件還包括了賽靈思新的 SmartCompile™技術(shù)，因而與此前的版本相比，可將硬件實(shí)現(xiàn)速度提高多達(dá)6倍，與此同時還可確保設(shè)計(jì)中未變更部分實(shí)施結(jié)果。ISE WebPACK 9.1i軟件還增加了對Spartan™-3A系列FPGA所有器件以及部分Virtex-4和Virtex-5 FPGA器件的支持。新的功耗優(yōu)化功能還可幫助設(shè)計(jì)人員將動態(tài)功耗平均降低10%。
    
    ISE WebPACK 9.1i軟件提供了全面的從前端到后端的FPGA設(shè)計(jì)解決方案。利用這一解決方案，用戶可以立即開始項(xiàng)目的設(shè)計(jì)。通過在可免費(fèi)下載的設(shè)計(jì)環(huán)境中提供的HDL輸入、綜合、物理實(shí)現(xiàn)和驗(yàn)證在內(nèi)的集成工具，ISE 9.1i可幫助用戶快速達(dá)到設(shè)計(jì)目標(biāo)并降低總體項(xiàng)目成本。這一版本還包括了支持Windows 和 Linux平臺的ISE Simulator Lite（仿真器簡化版）。免費(fèi)的MXE-III入門版本可從賽靈思公司的網(wǎng)站上下載，這一免費(fèi)HDL驗(yàn)證解決方案為設(shè)計(jì)人員提供了更多選擇。在業(yè)內(nèi)所有的大型PLD供應(yīng)商中，賽靈思公司提供了業(yè)界成本最低、功耗最低，且特性最齊全的從前端到后端Windows和Linux支持的FPGA和CPLD解決方案。 

    ISE WebPACK 9.1i軟件包含了新的SmartCompile技術(shù)，可幫助設(shè)計(jì)人員解決每次做少量修改時都要對整個設(shè)計(jì)進(jìn)行重新實(shí)施的問題。這種再實(shí)施既浪費(fèi)時間，還面臨與修改沒有直接關(guān)系的部分被破壞的風(fēng)險。賽靈思 SmartCompile技術(shù)利用以下技術(shù)來解決這些問題：
•    分區(qū)技術(shù)（Partition）：利用粘貼-剪切功能自動準(zhǔn)確保持現(xiàn)有布局和布線并縮短再實(shí)施時間，從而把設(shè)計(jì)周期后期進(jìn)行的少量設(shè)計(jì)更改而帶來的影響降到最小。
•    SmartGuide™技術(shù)：通過采用此前設(shè)計(jì)實(shí)施已完成的結(jié)果，可將少量設(shè)計(jì)修改再實(shí)施所需要的時間大大縮短。
•    SmartPreview™技術(shù)：用戶可以中止并重新恢復(fù)布局布線過程，并保存中間結(jié)果來評估設(shè)計(jì)狀態(tài)。通過預(yù)覽實(shí)施過程中生成的信息，如布線狀態(tài)和時序結(jié)果，用戶不必等待整個實(shí)施過程結(jié)果就可以做出重要的折衷方案。     
    
    通過一系列用戶界面的增強(qiáng)，ISE 9.1i還簡化了FPGA設(shè)計(jì)人員的操作。這些增強(qiáng)功能包括： 
–    Tcl命令控制臺使設(shè)計(jì)人員可輕易地從ISE圖形用戶界面轉(zhuǎn)換到命令行環(huán)境。  –    源代碼兼容性功能可識別重建結(jié)果所必需的文件，并支持導(dǎo)入和輸出，方便源代碼控制。 

    ISE WebPACK 9.1i軟件的新功能基于Fmax技術(shù)，旨在為高密度、高性能設(shè)計(jì)提供無與倫比的性能和時序收斂結(jié)果。ISE WebPACK 9.1i軟件包括集成的時序收斂流程，該流程集成了增強(qiáng)的物理綜合優(yōu)化算法，可提供質(zhì)量更高的結(jié)果。 

    ISE WebPACK 9.1i 軟件還包括標(biāo)準(zhǔn)ISE 9.1i軟件版本的擴(kuò)展時序收斂工具環(huán)境，這是一個虛擬的“時序收斂工具艙”，支持約束輸入、時序分析、平面布局規(guī)劃和報告視圖之間的直觀交叉探查（cross-probing），因此設(shè)計(jì)人員可以更容易地分析時序問題。集成時序收斂流程集成了增強(qiáng)的物理綜合工具，改善了綜合和布局時序間的時序相關(guān)性，從而可以獲得質(zhì)量更高的結(jié)果。

    賽靈思綜合技術(shù)（XST）和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動態(tài)功耗平均降低10%。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進(jìn)行宏處理。物理實(shí)施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡(luò)，可以在不犧牲性能的情況下將功耗降到盡可能低。

    ISE WebPACK 9.1i現(xiàn)在就可從賽靈思網(wǎng)站上免費(fèi)下載。ISE 9.1i為公司快速增長的三十多萬位 FPGA 和 CPLD 設(shè)計(jì)者提供了最完整的零成本設(shè)計(jì)環(huán)境，并支持Spartan-3A 和 CoolRunner™-II 系列的所有產(chǎn)品以及部分 Virtex-4 和Virtex-5 FPGA 器件。