SOC芯片設(shè)計(jì)與測(cè)試

摘要：SOC已經(jīng)成為集成電路設(shè)計(jì)的主流。SOC測(cè)試變得越來(lái)越復(fù)雜，在設(shè)計(jì)時(shí)必須考慮DFT和DFM。本文以一SOC單芯片系統(tǒng)為例，在其設(shè)計(jì)、測(cè)試和可制造性等方面進(jìn)行研究，并詳細(xì)介紹了SOC測(cè)試解決方案及設(shè)計(jì)考慮。
關(guān)鍵詞：單芯片系統(tǒng)；面向測(cè)試設(shè)計(jì)；面向制造設(shè)計(jì)；位失效圖；自動(dòng)測(cè)試設(shè)備

    引言

    以往的系統(tǒng)設(shè)計(jì)是將CPU，DSP，PLL，ADC，DAC或Memory等電路設(shè)計(jì)成IC后，再加以組合變成完整的系統(tǒng)，但現(xiàn)今的設(shè)計(jì)方式是將上述的電路直接設(shè)計(jì)在同一個(gè)IC上，或購(gòu)買不同廠商的IP（intellectual property），直接加以整合，此方式稱為單晶片片上系統(tǒng)（SOC）設(shè)計(jì)方法。SOC方式大大降低了昂貴的設(shè)計(jì)和制造成本，但對(duì)于測(cè)試來(lái)說(shuō)卻變得更為復(fù)雜，測(cè)試成本也越來(lái)越高，測(cè)試問(wèn)題已不容忽視。面向測(cè)試設(shè)計(jì)（DFT）及面向生產(chǎn)設(shè)計(jì)（DFM）已越來(lái)越得到高度重視。因此，在SOC設(shè)計(jì)時(shí)，必須考慮產(chǎn)品測(cè)試。

復(fù)雜SOC器件是對(duì)測(cè)試經(jīng)濟(jì)學(xué)的挑戰(zhàn)。隨著工藝進(jìn)步，器件越來(lái)越小；而隨著功能增加，測(cè)試復(fù)雜度卻不斷上升。SOC產(chǎn)品在生產(chǎn)測(cè)試時(shí)對(duì)測(cè)試儀的要求也越來(lái)越高，昂貴的測(cè)試成本已在制造過(guò)程中占很大的比例?？紤]成本要求，一般只允許在幾秒或更少的時(shí)間內(nèi)完成測(cè)試。由于典型的DRAM都有比較長(zhǎng)的測(cè)試時(shí)間，因此嵌入式的DRAM測(cè)試更具挑戰(zhàn)性。設(shè)計(jì)時(shí)除了考慮測(cè)試成本，還要求必須便于測(cè)試分析。

     DFT是基于IEEE1149.1的JTAG控制。除了專門(mén)的存儲(chǔ)器測(cè)試和ATPG掃描測(cè)試，JTAG控制器還針對(duì)產(chǎn)品中的不同單元模塊提供各種不同的試模式。這里介紹的DFT和DFM包括用于加速設(shè)計(jì)分析和合格率研究的面向測(cè)試設(shè)計(jì)及用于降低測(cè)試成本的并行測(cè)試設(shè)計(jì)。

    單芯片系統(tǒng)介紹

    微控制器CPU：是C163系列的16位控制器，此外還帶有累加器（MAC）、通用定時(shí)器（GPT）、同步與異步序列控制器（ASC，SSC）和脈沖寬度調(diào)制器（PWM）等。為便于從一種應(yīng)用轉(zhuǎn)為其他應(yīng)用，整個(gè)控制器由邏輯綜合完成。硬盤(pán)控制器HDC：HDC大約由250K的“與非門(mén)”組成。HDC的主要特點(diǎn)在于有強(qiáng)大的省電模式，即每一功能塊可被獨(dú)立地切換或?qū)r(shí)鐘降低8倍。根據(jù)ATA規(guī)范，HDC有不同的省電模式：運(yùn)行、空閑模式1、空閑模式2、待機(jī)、休眠等。這使SOC的功耗從270mW下降到54mW。大容量SRAM：片內(nèi)集成了80K字節(jié)的程序SRAM、8K字節(jié)的數(shù)據(jù)SRAM和直接與微處理器相連的2K字節(jié)的雙端口SRAM。

    緩沖存儲(chǔ)器DRAM：整個(gè)芯片的中心部分是嵌入式DRAM，是一個(gè)8兆位的緩沖存儲(chǔ)器。片上DRAM不需要外部數(shù)據(jù)總線即能存取程序和數(shù)據(jù)，而功耗只是最大運(yùn)行模式下的十分之一。

     PLL：片上所有的時(shí)鐘頻率是由400MHz的PLL產(chǎn)生的。PLL為全定制單元，測(cè)試模式由JTAG控制器控制。

     PVT單元：用于指示環(huán)境溫度，監(jiān)視動(dòng)態(tài)環(huán)境（溫度和電壓）變化及HDC邏輯，并自動(dòng)調(diào)整ATA的端口參數(shù)。PVT單元是全定制的，測(cè)試模式由JTAG控制。

    電源管理：SOC內(nèi)集成了電壓調(diào)整的控制電路。調(diào)節(jié)器可以提供從核心電路所需的1.8V到I/O口所需的3.3V電壓。一個(gè)外部晶體管用于處理所有核心邏輯所需的電流。片內(nèi)包含一個(gè)驅(qū)動(dòng)外部晶體管的整流控制電路。整流器是全定制的，其測(cè)試模式由JTAG控制。

    測(cè)試設(shè)計(jì)分析

    由于存儲(chǔ)器占了45%的芯片面積、86%的晶體管數(shù)，同時(shí)由于DRAM的時(shí)序特性，既便單個(gè)存儲(chǔ)器單元比邏輯門(mén)小得多，測(cè)試一個(gè)DRAM單元也要比測(cè)試一個(gè)“與”門(mén)需要更多的時(shí)間。因此需要特別關(guān)注存儲(chǔ)器測(cè)試，這也是業(yè)界聚焦和努力的方向。根據(jù)SRAM在系統(tǒng)中的不同作用，可以利用微控制器測(cè)試或通過(guò)MBIST電路完成測(cè)試。SOC上的DRAM可通過(guò)一個(gè)BIST控制器測(cè)試，而DRAMBIST電路自身則通過(guò)“掃描”和ATPG進(jìn)行測(cè)試。大部分的數(shù)字邏輯是綜合而成，因此均可通過(guò)ATPG掃描進(jìn)行測(cè)試。為了有效降低測(cè)試時(shí)間，改善DRAM的DFT測(cè)試開(kāi)發(fā)是最有益處的，設(shè)計(jì)時(shí)盡量考慮并行測(cè)試。同時(shí)，像振蕩器和PLL等模擬單元也應(yīng)在一個(gè)合理的時(shí)間內(nèi)完成測(cè)試。另外，當(dāng)進(jìn)行ATPG或掃描測(cè)試時(shí)，測(cè)試還受到自動(dòng)測(cè)試設(shè)備(ATE)內(nèi)部的測(cè)試向量存儲(chǔ)器容量的制約，設(shè)計(jì)時(shí)需事先考慮。

     DFT和DFM的測(cè)試實(shí)現(xiàn)

    由于器件比較復(fù)雜，對(duì)于不同的功能模塊采用了不同的測(cè)試結(jié)構(gòu)。

     ATPG掃描測(cè)試
    掃描結(jié)構(gòu)如圖2所示。為了可在ATE測(cè)試儀上進(jìn)行多器件并行掃描測(cè)試，掃描鏈的輸入端被設(shè)計(jì)在芯片相對(duì)的兩邊。器件的特殊之處在于它包含了多路的級(jí)敏掃描（LSSD）電路。DRAM的BIST就是LSSD掃描，由工藝廠家提供，而其余的設(shè)計(jì)盡量使用標(biāo)準(zhǔn)的多路掃描觸發(fā)器。在LSSD掃描電路和多路掃描邏輯中，沒(méi)有插入隔離邏輯。由于LSSD與多路掃描之間不同的時(shí)序，在設(shè)計(jì)時(shí)，LSSD與多路掃描的合成可能會(huì)遇到問(wèn)題，即可能出現(xiàn)對(duì)某些觸發(fā)器采樣時(shí)，數(shù)據(jù)不確定性而導(dǎo)致失現(xiàn)以某一SOC產(chǎn)品為例進(jìn)行介紹。器件由0.18m的銅工藝制造，有很好的性能和極低的功耗。芯片系統(tǒng)主要部分組成見(jiàn)圖1。

    
    圖1  芯片版圖

    圖2  掃描模式結(jié)構(gòu)

    效覆蓋率的損失。因此在設(shè)計(jì)時(shí)應(yīng)特別關(guān)注兩者的匹配。

    考慮到在進(jìn)行掃描測(cè)試時(shí)，某些不需要的模式可能會(huì)激活，而邏輯電路只占用整個(gè)芯片面積的很小部分，因此經(jīng)過(guò)折中后，考慮了增加電路部分的成本與測(cè)試覆蓋率之間的關(guān)系，有一小部分電路沒(méi)有被掃描。由于邏輯電路只占用整個(gè)芯片面積的很小部分，因此，對(duì)于整個(gè)器件來(lái)說(shuō)，減小邏輯的失效覆蓋率是可以接受的。經(jīng)驗(yàn)證，邏輯的單固定型故障覆蓋率在95%。

     SRAM測(cè)試
    片內(nèi)有兩種SRAM：一是與微處理器（數(shù)據(jù)，代碼存儲(chǔ)器）緊密聯(lián)系的CPUSRAM；另一種是硬盤(pán)控制使用的HDCSRAM，不能被微控制器直接讀取，為雙端口SRAM。兩者分別采用了不同的測(cè)試策略。

     CPUSRAM測(cè)試策略
    如密集SRAM一樣，SRAM宏單元的版圖也是用手工優(yōu)化完成，這樣可以不斷接近工藝極限，節(jié)省空間和能耗。為了獲得更高的產(chǎn)出率，密集的SRAM中加入了冗余單元。為了降低測(cè)試成本，盡量減少了插入電路。大部分的測(cè)試由片上DRAM存儲(chǔ)器激勵(lì)，可在存儲(chǔ)器測(cè)試儀上直接測(cè)試?？紤]到SRAM測(cè)試要在存儲(chǔ)器測(cè)試儀上運(yùn)行，因此，在設(shè)計(jì)時(shí)把微控制器讀取存儲(chǔ)器模塊SRAM的測(cè)試算法存儲(chǔ)在一個(gè)叫MSIST(存儲(chǔ)器自檢軟件)的ROM里。這個(gè)程序不僅可以很容易被存儲(chǔ)器測(cè)試儀控制，而且很容易通過(guò)單層掩膜重設(shè)計(jì)完成更改變動(dòng)。測(cè)試結(jié)構(gòu)見(jiàn)圖3。HDC中的小模塊無(wú)法被微處理器核測(cè)試，必須用圖4中的MBIST(存儲(chǔ)器內(nèi)建自測(cè)試)的結(jié)構(gòu)測(cè)試。通過(guò)這樣的DFT設(shè)計(jì)，就可以在一個(gè)專用存儲(chǔ)器測(cè)試儀上完成所有的存儲(chǔ)器測(cè)試，繼而進(jìn)行冗余存儲(chǔ)器的熔斷。MSIST和MBIST可以執(zhí)行march-14，棋盤(pán)測(cè)試和反棋盤(pán)等測(cè)試。

    
    圖3   MSIST 結(jié)構(gòu)

    圖4   MBIST 結(jié)構(gòu)

    雙端口SRAM的BIST軟件測(cè)試：
    芯片內(nèi)不能被CPU直接讀取的HDC雙端口SRAM，則通過(guò)CPU運(yùn)行BIST算法由下載軟件完
成測(cè)試。由于采用軟件測(cè)試方法，需要花精力準(zhǔn)備軟件測(cè)試向量，在設(shè)計(jì)時(shí)，應(yīng)考慮SRAM的版圖及片上MBIST邏輯的建立。

    對(duì)大多數(shù)SRAM來(lái)說(shuō)，MBIST運(yùn)行速度與功能存儲(chǔ)采用同樣的方法和速度，而硬件MBIST常常在較低速度或修改訪問(wèn)后綜合而成。因此用軟件方法不會(huì)出現(xiàn)在測(cè)試時(shí)RAM通過(guò)，而在實(shí)際應(yīng)用時(shí)失效等現(xiàn)象。

    DFM：
    測(cè)試時(shí)應(yīng)考慮為所有的SRAM創(chuàng)建一張位失效圖（BFM），可通過(guò)CPU的數(shù)據(jù)線輸出。這些位失效圖對(duì)生產(chǎn)制造很重要，在合格率研究和改善方面，可以給工藝工程師提供極其重要和必要的信息。

    DRAM測(cè)試
    在過(guò)去的幾年里，嵌入式DRAM的測(cè)試是關(guān)注的焦點(diǎn)。熔斷前測(cè)試是通過(guò)特殊的邏輯從引腳加入的。外部ATE存儲(chǔ)器提供所有的激勵(lì)和期望結(jié)果比較，并由ATE對(duì)失效單元建立BFM及計(jì)算最佳修復(fù)方案。DRAMBIST有能力自建冗余計(jì)算，也就是BISR（內(nèi)建自修復(fù)），但為了減少測(cè)試時(shí)間，本案不使用此功能。BIST邏輯自身用ATPG和LSSD掃描寄存器測(cè)試。

    高并行測(cè)試的DRAM結(jié)構(gòu)
    通常，DRAM占用的測(cè)試時(shí)間比邏輯測(cè)試長(zhǎng)。因此為了降低單個(gè)器件的有效測(cè)試時(shí)間，設(shè)計(jì)時(shí)考慮了高并行測(cè)試。

    嵌入式DRAM的熔斷前測(cè)試是在一個(gè)專用存儲(chǔ)器測(cè)試儀上進(jìn)行，使用BIST的直通模式（圖5）。這樣，通過(guò)降低冗余修復(fù)的計(jì)算時(shí)間及高并行測(cè)試減少了測(cè)試時(shí)間。一個(gè)專用存儲(chǔ)器測(cè)試儀的優(yōu)點(diǎn)是：硬件支持存儲(chǔ)器測(cè)試算法、能對(duì)一個(gè)完整的多兆位存儲(chǔ)器進(jìn)行位失效信息的存儲(chǔ)和分析，以及并為高并行測(cè)試提供大量的供電電源。

    本器件選用存儲(chǔ)器ATE進(jìn)行測(cè)試。因此，需要一個(gè)最小測(cè)試模式導(dǎo)入（準(zhǔn)備序列）來(lái)構(gòu)造存儲(chǔ)器。一旦存儲(chǔ)器構(gòu)造好，還需提供一個(gè)典型的存儲(chǔ)器接口，包括冗余數(shù)據(jù)輸入和輸出的導(dǎo)入。通過(guò)限制地址和數(shù)據(jù)輸入的數(shù)量，并且將所需的引腳分列在芯片的兩相對(duì)邊沿，可以實(shí)現(xiàn)高并行測(cè)試。

    帶有BIST的DRAM測(cè)試
    有BIST控制器的DRAM模塊，能在IEEE1149.1指令合理配置后被激活（圖5）。一旦熔絲開(kāi)始，DRAM測(cè)試就不需要專門(mén)考慮存儲(chǔ)器的修復(fù)，而可在標(biāo)準(zhǔn)的邏輯ATE上進(jìn)行。因?yàn)锽IST由片上產(chǎn)生地址和控制信號(hào)，并只送出一個(gè)通過(guò)/失效結(jié)果。所以，用于連接的端口數(shù)將大大減少。

    DFM
    可制造性設(shè)計(jì)的原則引導(dǎo)著DRAM的分析設(shè)計(jì)開(kāi)發(fā)。焦點(diǎn)不是在限制引腳的數(shù)量和位置，而在于盡量為嵌入式存儲(chǔ)器提供盡量多的可控制性和可觀察點(diǎn)。通過(guò)JTAG控制器，可以選擇一個(gè)最小測(cè)試模式導(dǎo)入序列，使用更多的控制線和數(shù)據(jù)線，包括芯片上所有邊緣的引腳。這種模式是用于失效分析而不用于生產(chǎn)測(cè)試。像SRAM一樣，DRAM測(cè)試也應(yīng)創(chuàng)建位失效圖，并傳送到ATE做近一步分析。

    獨(dú)特的DFM特點(diǎn)：環(huán)形振蕩器

    芯片內(nèi)設(shè)計(jì)了兩個(gè)在生產(chǎn)時(shí)用于加速測(cè)量的環(huán)形振蕩器。這些環(huán)形振蕩器有2ns的自然周期，每個(gè)與32分頻的邏輯相連。典型的對(duì)外周期是64ns，用標(biāo)準(zhǔn)ATE就可以產(chǎn)生適于測(cè)量的頻率。為了比較連線和門(mén)延時(shí)的影響，用了兩種版圖布線方法。一個(gè)環(huán)形振蕩器用密集布線；另一個(gè)用人工布線。環(huán)形振蕩器的測(cè)量結(jié)果反映了硅片速度，可以用來(lái)跟蹤工藝變化，以消除器件太快或太慢。

    結(jié)論

    本芯片系統(tǒng)包含了嵌入式DRAM、大容量的SRAM、模擬模塊、專用數(shù)字邏輯，因此生產(chǎn)測(cè)試面臨著極大挑戰(zhàn)。在設(shè)計(jì)時(shí)根據(jù)具體情況，通過(guò)面向測(cè)試設(shè)計(jì)DFT和面向可生產(chǎn)性的設(shè)計(jì)DFM，針對(duì)各模塊得出一個(gè)多樣化的解決策略。最終，用標(biāo)準(zhǔn)的IEEE1149.1接口構(gòu)造器件進(jìn)入不同的測(cè)試模式

    圖5  DRAM測(cè)試結(jié)構(gòu)