基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計

DSP技術(shù)廣泛應(yīng)用于各個領(lǐng)域，但傳統(tǒng)的數(shù)字信號處理器由于以順序方式工作使得數(shù)據(jù)處理速度較低，且在功能重構(gòu)及應(yīng)用目標的修改方面缺乏靈活性。而使用具有并行處理特性的FPGA實現(xiàn)數(shù)字信號處理系統(tǒng)，具有很強的實時性和靈活性，因此利用FPGA實現(xiàn)數(shù)字信號處理成為數(shù)字信號處理領(lǐng)域的一種新的趨勢。
    以往基于FPGA的數(shù)字信號處理系統(tǒng)的模型及算法采用VHDL或VerilogHDL等硬件描述語言描述。但這些硬件描述語言往往比較復(fù)雜，而采用Altera公司推出的專門針對數(shù)字信號處理器設(shè)計工具DSP BuildIer則可大大簡化設(shè)計過程，提高設(shè)計效率。

1 基于DSP Builder的數(shù)字信號處理器設(shè)計流程
    DSP Builder是一個系統(tǒng)級(或者說算法級)設(shè)計工具，它架構(gòu)在多個軟件工具之上，并連接系統(tǒng)級的算法仿真建模和RTL級的硬件實現(xiàn)兩個設(shè)計領(lǐng)域的設(shè)計工具，最大程度地發(fā)揮了這兩種工具的優(yōu)勢。
    DSP Builder依賴于Math-Works公司的數(shù)學(xué)分析工具Matlab／Simulink，以Simulink的Blockset出現(xiàn)，可在simulink中進行圖形化設(shè)計和仿真，同時又通過signal Compiler把Maltlab／Simulink／DSP Builder的設(shè)計文件轉(zhuǎn)成相應(yīng)的VHDL設(shè)計文件，以及用控制綜合與編譯的tcl腳本。而對后者的處理可以由FPGA／CPLD開發(fā)工具QuartusⅡ完成。其設(shè)計流程如下：
    Step1：在Simulink環(huán)境中調(diào)用Altera DSP庫(非MATLAB自帶的DSP庫)中的塊，進行數(shù)學(xué)模型設(shè)計。
    Step2：在MATLAB中進行純數(shù)學(xué)上的仿真、驗證及修改。
    Step3：當仿真符合設(shè)計要求后，再加入并運行Signal Compiler模塊，將．mdl文件自動轉(zhuǎn)成．vhd文件，進行RTL級的功能仿真和邏輯綜合。
    Step4：在QuartusⅡ中進行編譯設(shè)計并進行時序仿真。
    Step5：下載到一個硬件開發(fā)板上并測試。

2 設(shè)計實例
    FIR和IIR濾波器是當前數(shù)字信號處理巾最常用的2種濾波器，其中FIR因其具有精確的線性相位特性而得到廣泛應(yīng)用。下面以截止頻率為5 kHz，采樣頻率為32 kHz，輸入序列位寬為9位(最高位為符號位)的12階FIR低通數(shù)字濾波器為例，闡述基于DSP Builder的數(shù)字信號處理器設(shè)計方案。
2．1 FIR數(shù)字濾波器結(jié)構(gòu)模型
    對于N階FIR數(shù)字濾波系統(tǒng)，其沖擊響應(yīng)總是有限長的，系統(tǒng)函數(shù)為：
   
    濾波器的差分方程為：
   
    式中，x(n)是輸入采樣序列，h(n)是濾波器系數(shù)，N是濾波器的階數(shù)，y(n)表示濾波器的輸出序列。
    設(shè)計濾波器的任務(wù)就是尋找一個因果、物理上可實現(xiàn)的系統(tǒng)函數(shù)H(z)，使其頻率響應(yīng)滿足所希望的頻域指標。圖1為階FIR數(shù)字濾波器的結(jié)構(gòu)圖?？梢姡現(xiàn)IR的數(shù)字濾波過程就是一個信號逐級延遲的過程，將各級的延遲輸出加權(quán)累計，即得到FIR的輸出。

2．2 濾波器系數(shù)的確定
    濾波器系數(shù)使用Matlab的FDNTool設(shè)計工具獲得。FDATool即為Filter Design＆Analysys Tool，可以完成多種濾波器的設(shè)計、分析和性能評估。
    啟動FDATool后就是濾波器的設(shè)計界面，設(shè)置相應(yīng)參數(shù)，便可生成所需的系數(shù)。由于得到的系數(shù)均為介于[-1，1]區(qū)間的浮點數(shù)，而在DSP Builder下建立的FIR濾波器模型需要一個整數(shù)(有符號整數(shù)類型)作為濾波器系數(shù)，故需將其量化為整數(shù)。量化后濾波器系數(shù)為：
   
2．3 濾波器模型的建立
    在DSP Builder平臺上設(shè)計FIR濾波器，首先在Matlab的Simulink中建立一個．MDL模型文件，即根據(jù)所要設(shè)計FIR濾波器的結(jié)構(gòu)調(diào)用Al-tera DSP Builder和其他Simulink庫中的圖形模塊，構(gòu)成設(shè)計框圖文件。

    如果把所有的模塊放在一個Simulink圖中，設(shè)計圖會顯得非常復(fù)雜、龐大，不利于閱讀或排錯，這時可以利用層次設(shè)計方法設(shè)計。對于12階FIR數(shù)字濾波器，可以先設(shè)計一個3階FIR濾波器子模塊fir3(圖2)，然后調(diào)用3個fir3子模塊構(gòu)造成12階nR數(shù)字濾波器。使用。DSPBuilder工具箱建立的12階FIR數(shù)字濾波器模型，如圖3所示。[!--empirenews.page--]

2．4 基于Simnlink的系統(tǒng)VHDL代碼生成
    完成模型設(shè)計后，先在Simulink中對模型進行系統(tǒng)仿真，即通過Simulink中的2通道示波器Scope模塊查看仿真結(jié)果。DSP Builder可提供QuartusⅡ軟件和MATLAB／Simulink工具之間的接口，即Signal Compiler模塊。
    若通過系統(tǒng)仿真，該系統(tǒng)已達到設(shè)計要求，雙擊SignalCompiler模塊，設(shè)置好相關(guān)參數(shù)后，即可將模型文件．mdl轉(zhuǎn)化為硬件描述語言文件．vhd，并可對其進行綜合。之后在OuartusⅡ環(huán)境中，打開DSP Builder，建立的QuartusⅡ工程文件，就可以對生成的VHDL代碼進行器件配置、引腳設(shè)定、編譯、時序仿真、硬件下載等工作。
2．5 基于QuartusⅡ的時序仿真
    在Simulink中進行的系統(tǒng)仿真是針對算法實現(xiàn)的，與目標器件和硬件系統(tǒng)沒有關(guān)系，其仿真結(jié)果并不能精確反映電路的全部硬件特性，因此，需要對設(shè)計進行時序仿真。
    在QuartusⅡ環(huán)境中，打開DSP Builder建立的QuartusⅡ工程文件，對上述的VHDL代碼進行時序仿真。圖4為在OuartusⅡ7．O環(huán)境下FIR數(shù)字濾波器時序仿真圖。圖4中clock為系統(tǒng)時鐘，sclrp為清零信號，xin為輸入數(shù)據(jù)，yout為濾波器的輸出結(jié)果。

    由式(2)知：若xin{1，-5}，h(n)={-22，-33，-13，41，108，154，154，108，41，-13，-33，-22}，則濾波器的輸出yout的理論結(jié)果為：yout=xinh(n)={-14，-56，-14，53，128，180，178，124，42，-31，-64，-56，-14，28}。可見，所設(shè)計的FIR數(shù)字濾波器在QuarmsII 7．0中進行時序仿真得到的輸出結(jié)果和理論上計算得到的結(jié)果是完全一致的。

3 實際硬件測試
    只進行工程軟件仿真遠遠不夠，還必須進行硬件實時測試。在硬件實際運行時，可以從外部信號源接入器件內(nèi)部或者在其內(nèi)部存儲正弦波數(shù)據(jù)。這里采用后者，即在頂層文件中引入LPM_ROM宏模塊，在其中存入頻率分別為0．5和8 kHz2個正弦波迭加信號數(shù)據(jù)的．hex文件．FIR濾波器模塊直接從ROM中讀取數(shù)據(jù)，測試電路如圖5所示。
    在QuartusⅡ環(huán)境中，對測試電路進行編譯，下載到cyclone系列EP1C12Q240C8器件后，就可以對硬件進行測試。采用Ahem公司的Signal-TapⅡ嵌入式邏輯分析儀進行芯片測試，用戶無需外接專用儀器，就可以通過FPGA器件內(nèi)部所有信號和節(jié)點的捕獲對系統(tǒng)故障進行分析和判斷，而又不影響原硬件系統(tǒng)的正常工作。
    經(jīng)嵌入式邏輯分析儀得到的實時波形如圖6所示。實際測試發(fā)現(xiàn)，經(jīng)過設(shè)計的低通濾波器后，高頻信號被濾除，只有低頻信號輸出，濾波效果滿足系統(tǒng)要求。需要注意的是，SignalTapⅡ嵌入式邏輯分析需工作在JTAG方式，在調(diào)試完成后，需將SignalTapⅡ移除設(shè)計，以免浪費資源。

4 結(jié)束語
    由以上設(shè)計過程可知，基于Matlab／Simulink／DSP Builder／OuartusⅡ的設(shè)計流程，可以幫助設(shè)計者完成基于FPGA的數(shù)字信號處理系統(tǒng)設(shè)計。使用相對獨立功能的電路模塊和子系統(tǒng)進行模塊化的設(shè)計，避免了繁瑣的VHDL語言編程；設(shè)計者只要對DSP Builder模塊庫中相應(yīng)模塊的基本參數(shù)進行簡單設(shè)置，而不需要對各模塊具體的實現(xiàn)過程進行詳細了解，甚至不需要了解FPGA本身和硬件描述語言，極大縮短了開發(fā)周期。而且隨著技術(shù)的發(fā)展，F(xiàn)PGA的性能越來越高，價格則逐步降低，芯片的處理速度更快，片內(nèi)資源更大，這將給FPGA在信號處理領(lǐng)域的應(yīng)用提供更為廣闊的空間。