高速差動(dòng)基架的13項(xiàng)設(shè)計(jì)秘訣
LVDS低電壓差動(dòng)信號(hào)技術(shù)是應(yīng)用于數(shù)據(jù)通訊、電信、ISP及儲(chǔ)存產(chǎn)品上多點(diǎn)通訊的革命性高效能基架。在許多案例中,它擴(kuò)充了四倍的頻寬,并且消耗低功率,簡(jiǎn)化終端的復(fù)雜度。本文提供了總線LVDS基架設(shè)計(jì)上的秘訣及實(shí)務(wù)設(shè)計(jì)指南,并輔以設(shè)計(jì)計(jì)算、仿真及實(shí)際硬件量測(cè)來(lái)強(qiáng)化上述的概念。
總線 LVDS 簡(jiǎn)介
總線低電壓差動(dòng)訊號(hào)傳輸 (BLVDS) 芯片是美國(guó)國(guó)家半導(dǎo)體在低電壓差動(dòng)訊號(hào)傳輸 (LVDS) 技術(shù)的基礎(chǔ)上進(jìn)一步開(kāi)發(fā)出來(lái)的全新系列總線接口電路。這系列接口芯片最適用于多點(diǎn)傳輸電纜及基架應(yīng)用方案。BLVDS 技術(shù)與標(biāo)準(zhǔn)的 LVDS 技術(shù)不同,前者可提供更高的驅(qū)動(dòng)電流,因此可支持多點(diǎn)傳輸應(yīng)用方案所必需的兩個(gè)終端裝置,而且其頻率爭(zhēng)奪保護(hù)功能及平衡輸出阻抗的效能也獲得加強(qiáng)。目前市場(chǎng)上已有收發(fā)器、轉(zhuǎn)發(fā)器、串聯(lián)器、解串器及時(shí)脈緩沖器等的供應(yīng)。
BLVDS 芯片的低電壓差動(dòng)訊號(hào)只有約 300 mV 的電壓振幅,而且轉(zhuǎn)變時(shí)間較快,令驅(qū)動(dòng)器可以支持低速的應(yīng)用方案 (低至只有幾兆赫或甚至直流電) 以至 400 Mbp-s 以上的高速應(yīng)用方案。此外,其低電壓振幅可將功率消耗及噪聲減至最低,而差動(dòng)數(shù)據(jù)傳輸設(shè)計(jì)則可支持 +/- 1 伏 (V) 的共模電壓范圍,容許芯片插入正在帶電作業(yè)的總線。
一向以來(lái),業(yè)界只致力提高標(biāo)準(zhǔn)邏輯單端驅(qū)動(dòng)器 (244 類(lèi)型) 的驅(qū)動(dòng)電流,以解決總線驅(qū)動(dòng)的問(wèn)題。雖然這個(gè)方法可提供標(biāo)準(zhǔn)的邏輯振幅及更高的驅(qū)動(dòng)電流,但只能將速度提高至 10 至 20 MHz 之間,而且無(wú)法超越這個(gè)速度上限。由于單單提高驅(qū)動(dòng)電流并不足以將速度進(jìn)一步提高,因此便需要其它方面的改善加以配合。一直以來(lái),每當(dāng)我們提高驅(qū)動(dòng)電流,訊號(hào)振幅便會(huì)縮小,于是便有基架收發(fā)器邏輯 (BTL) 電路的出現(xiàn),這種邏輯電路可以支持 80 mA 的接收點(diǎn) (sink) 及 1 伏的訊號(hào)振幅。這個(gè)設(shè)計(jì)可以輕易驅(qū)動(dòng)負(fù)載較大的基架,令傳輸速度可高達(dá) 50 至 66 MHz。但 BTL 像一般的TTL 一樣,仍采用單端的設(shè)計(jì),而且只有約 400 mV 的噪聲容限。低振幅的單端設(shè)計(jì)無(wú)法突破 100 MHz 的速度限制,因?yàn)樵肼暼菹抟烟幱诳梢越邮艿淖畹退健?/p>
由于 BLVDS 可將訊號(hào)振幅減至比 TTL 更低的水平,同時(shí)也可將驅(qū)動(dòng)電流減低至 10 mA,因此可以無(wú)需大量電流。BLVDS 采用類(lèi)似 LVDS 但可支持多點(diǎn)傳輸應(yīng)用方案的差動(dòng)數(shù)據(jù)傳輸設(shè)計(jì),因此其噪聲容限比其它低振幅單端技術(shù)高一倍,不但確保 300 mV 的訊號(hào)振幅能在數(shù)百 Mbps 的速率下進(jìn)行作業(yè),而且又可提供雙倍的噪聲容限以及減低噪聲。由于 BLVDS 的接收器擁有共模排斥功能,因此也容許芯片插入正在帶電作業(yè)的總線。
圖 1:BLVDS 訊號(hào)
總線配置
BLVDS 芯片適用于點(diǎn)對(duì)點(diǎn)應(yīng)用方案、多站式 (multi-drop) 數(shù)據(jù)分布應(yīng)用方案或舊式的多點(diǎn)傳輸共享總線應(yīng)用方案,可支持?jǐn)?shù)據(jù)總線、訊號(hào)控制或時(shí)鐘分布。圖 2 顯示點(diǎn)對(duì)點(diǎn)、多站式以及多點(diǎn)傳輸總線的配置。多站式傳送是多點(diǎn)傳送的其中一個(gè)特別情況。多站式傳送應(yīng)用方案采用一個(gè)供電來(lái)源驅(qū)動(dòng)多個(gè)接收器。若驅(qū)動(dòng)器設(shè)于總線的起點(diǎn),便只需在另一端裝設(shè)終端裝置。由于多點(diǎn)傳輸?shù)脑O(shè)計(jì)可以容許供電來(lái)源設(shè)于總線上的任何位置,因此總線的兩端均需要裝設(shè)終端裝置。每當(dāng)同一訊息需要傳送到多個(gè)地方,多站式及多點(diǎn)傳輸?shù)呐渲帽闩缮嫌脠?chǎng)。若以互連密度作標(biāo)準(zhǔn)衡量,這種總線配置也可說(shuō)極有效率。我們?nèi)粼O(shè)計(jì)通訊速度在 500 Mbps 以上的應(yīng)用方案,便應(yīng)考慮采用點(diǎn)對(duì)點(diǎn)鏈接,因?yàn)槠渲械?strong>線路互連可確保訊號(hào)質(zhì)素。
圖 2:一般的總線配置:(A) 點(diǎn)對(duì)點(diǎn),(B) 多站式,(C) 多點(diǎn)傳輸
差動(dòng)基架設(shè)計(jì)的 13 項(xiàng)秘訣
以下介紹采用 LVDS 技術(shù)的差動(dòng)基架,并分別就 13 個(gè)不同的基架設(shè)計(jì)問(wèn)題討論各種有關(guān)的建議、別出心裁的解決辦法、設(shè)計(jì)原則或有關(guān)技術(shù)的最新發(fā)展趨勢(shì),以確保這種 LVDS 差動(dòng)基架可以發(fā)揮最高的效能。設(shè)計(jì)秘訣均以斜體排印。
秘訣 1:邊緣速率
我們?cè)枚帱c(diǎn)傳輸基架模型進(jìn)行 TDR 仿真測(cè)試,并分析多點(diǎn)基架的邊緣速率。整個(gè)分析均采用 NESA 專(zhuān)有的 “被動(dòng)式訊號(hào)完整性” (Passive Signal Integrity) 差動(dòng) TDR/TDT 模擬工具。
我們首先將差動(dòng)式 TDR 激發(fā)訊號(hào)輸入設(shè)有 11 個(gè)插槽的基架仿真模型的第 8 插槽內(nèi),然后分別以 0.3、0.5 及 1.0 毫微秒 (ns) 的 TDR 上升時(shí)間進(jìn)行模擬,以取得不同的 TDR 模擬結(jié)果。模擬時(shí)也分別采用 0.5 吋、1.0 吋及 1.5 吋等不同的線頭長(zhǎng)度,以便可以提供多個(gè)不同的重要參數(shù)以供參考。以下圖 3 顯示有關(guān)負(fù)載及邊緣速率的表現(xiàn)。留意圖中的曲線在接近 28 ? 的水平穩(wěn)定下來(lái),其效果相等于將兩個(gè) 56 ? 終端電阻以平行方式連接一起。邊緣速率越快,曲線的振幅便越大。雖然高速傳輸需要較快邊緣速率的支持,但這樣會(huì)令線路出現(xiàn)嚴(yán)重的傳輸問(wèn)題,不過(guò)有關(guān)問(wèn)題可以稍后解決。
圖 3:分別以 0.3、0.5 和 1 ns TDR 上升時(shí)間配對(duì) 0.5 吋線頭進(jìn)行的差動(dòng) TDR 模擬
TDR 模擬的結(jié)果顯示多點(diǎn)傳輸基架的不連續(xù)性結(jié)構(gòu)。差動(dòng)阻抗的起點(diǎn)是 100 ?。這是啟動(dòng)點(diǎn)上的 0.5 吋線頭的差動(dòng)阻抗。第一個(gè)低點(diǎn)的出現(xiàn)是由電路分裂及連接器負(fù)載所造成。反彈高點(diǎn)出現(xiàn)在基架的第一條蝕刻線路,長(zhǎng)度約相等于插槽間距。由于線頭及連接器以這一點(diǎn)為連接基架蝕刻線路的接點(diǎn),因此最接近的一對(duì)插槽便造成第二個(gè)低點(diǎn)。由于反射性不連續(xù)性、銅導(dǎo)線及電介質(zhì)損耗等問(wèn)題,TDR 激發(fā)訊號(hào)沿著基架向前傳送時(shí)速度會(huì)減慢。測(cè)試顯示出來(lái)的阻抗計(jì)有基架蝕刻線路、連接器、線頭及芯片等的凈負(fù)載阻抗。最后的平均數(shù)值約為 28 ?,這是將以上有負(fù)載基架的一半數(shù)值以平行方式加在一起而得出來(lái)的。
計(jì)算傳輸線路數(shù)字時(shí),轉(zhuǎn)變時(shí)間 (上升或下降) 是最重要參數(shù),這點(diǎn)我們必須明白。300 ps 以上的邊緣速率已不適用于多站式或多點(diǎn)傳輸應(yīng)用方案。
秘訣 2:線頭長(zhǎng)度
我們也曾利用 NESA 的 TDR 及 TDT “被動(dòng)式訊號(hào)完整性” 仿真方法分析線頭長(zhǎng)度的影響。圖 4 及 5 顯示分別采用 0.5 吋、1 吋及 1.5 吋等線頭進(jìn)行的差動(dòng) TDR 及 TDT 模擬測(cè)試。TDR 激發(fā)訊號(hào)的上升時(shí)間是固定的,而且只有 0.3 ns。
一如以上所述,TDR 的模擬結(jié)果顯示阻抗的變化,而 TDT 的模擬結(jié)果則顯示過(guò)大的波動(dòng)。線頭越長(zhǎng),阻抗不連續(xù)性便越大。阻抗不連續(xù)性越大,振幅也越大。
圖 4:分別采用 0.5 吋、1 吋及 1.5 吋等線頭長(zhǎng)度配對(duì) 300 ps 上升時(shí)間而進(jìn)行的差動(dòng) TDR 模擬測(cè)試
TDR/TDT 模擬測(cè)試均顯示子卡的線頭長(zhǎng)度應(yīng)越短越好,建議長(zhǎng)度不應(yīng)超過(guò) 1.5 吋。線頭越短,效能便越高,這個(gè)定律適用于所有基架。
縮短線頭長(zhǎng)度,以便減少傳輸線路問(wèn)題的出現(xiàn)。
秘訣 3:接口組件的擺放位置
根據(jù)上述的 TDR 仿真測(cè)試及 TDR/TDT 仿真測(cè)試所顯示,線頭太長(zhǎng)會(huì)產(chǎn)生線路傳輸?shù)膯?wèn)題,為了減少傳輸問(wèn)題的出現(xiàn),接口芯片的位置擺放應(yīng)該是首要考慮的問(wèn)題,以確保線頭能縮至最短。這個(gè)建議實(shí)行起來(lái)非常簡(jiǎn)單,若切實(shí)執(zhí)行,將有助減少許多傳輸線路問(wèn)題的出現(xiàn)。
將收發(fā)器 (多點(diǎn)傳輸) 及接收器 (多站式傳輸) 盡量放置在靠近連接器的位置,并使用印刷電路板的底面兩面,以便將線頭縮至最短。
秘訣 4:差動(dòng)阻抗
我們采用 NESA 的 Method-of-Moments 二維現(xiàn)場(chǎng)解方程式例程 (field solver) 以確定差動(dòng)阻抗的三維參數(shù)。理想的結(jié)構(gòu)正是寬邊耦合 (broadside-coupled) 差動(dòng)傳輸導(dǎo)線所采用的結(jié)構(gòu),請(qǐng)參看圖 6。
BLVDS 的規(guī)定是針對(duì)每一對(duì) 100? 差動(dòng)阻抗而設(shè)計(jì)。若采用以下所建議的體積參數(shù),便可實(shí)現(xiàn)這個(gè)阻抗。按照 Method-of-Moments 的方法計(jì)算,若采用寬 7 mils、厚 1 oz、而電介質(zhì)厚度 H1、H2 及 H3 分別為 12 mils 并采用 FR4 物料的銅線電路,差動(dòng)阻抗便可達(dá)到 100?。只要將每一對(duì)電路的分隔空間保持在 20 mils 以上,便可在每一對(duì)電路之間提供極低的差動(dòng)及共模耦合。這種電路結(jié)構(gòu)的優(yōu)點(diǎn)是確保電路可以在連接器的范圍內(nèi)保持緊密耦合。
采用緊密耦合的電路可確保外來(lái)的噪聲以共模形式出現(xiàn),以便接收器可以將之排斥。此外,緊密耦合電路也可減低幅射數(shù)量。
基架的實(shí)際阻抗隨著基架的負(fù)載大小而改變。為了確定實(shí)際的阻抗,我們采用 NESA 專(zhuān)有的 “被動(dòng)式訊號(hào)原整性” 差動(dòng) TDR 模擬測(cè)試分析設(shè)有 20 條插槽的基架。我們首先將差動(dòng) TDR 激發(fā)訊號(hào)輸入基架的一端,其 TDR 上升時(shí)間設(shè)定為 300ps,而 TDR 差動(dòng)內(nèi)在阻抗則設(shè)定為 100?。
我們根據(jù)以下四個(gè)不同負(fù)載情況,進(jìn)行了不同的 TDR 模擬分析,以確定基架的實(shí)際阻抗:
1) 100? 原始差動(dòng)阻抗的印刷電路板基架蝕刻電路;
2) 基架的一面裝滿了 2mm 連接器;
3) 所有 20 個(gè)插槽均插滿了邏輯電路卡,線頭均為 1 吋 (并無(wú)芯片);
4) 每一張插卡的每一線頭末端均加設(shè)了 DS92LV090A 收發(fā)器。
7 顯示負(fù)載一如所料可減少基架阻抗。若基架已加載半數(shù) 2mm 的連接器 (只限于接腳),其基架實(shí)際阻抗會(huì)減少至約 78?。線頭為 1 吋的滿載基架只有約 55? 的實(shí)際阻抗。加載了裝置 (DS92LV090A) 之后,基架阻抗減至約 53?。
阻抗軌跡上所見(jiàn)的波動(dòng)是由于連接器及線頭負(fù)載出現(xiàn)阻抗不連續(xù)性的反射(discontinuity reflection)。接近 TDR 驅(qū)動(dòng)點(diǎn)的上升時(shí)間較為明顯,足以使我們清楚區(qū)分蝕刻電路 (阻抗較高) 與連接器線頭 (阻抗較低)。當(dāng) TDR 階梯函數(shù)曲線往基架下方移動(dòng),上升時(shí)間漸漸失去其清晰度,令我們較難區(qū)分波形的已加載及未加載部分,而有關(guān)數(shù)字更融入所量度的平均阻抗之中。
由于互相緊貼的插卡產(chǎn)生分布式電容負(fù)載,因此基架的實(shí)際阻抗 (負(fù)載阻抗) 會(huì)較低。此外,數(shù)據(jù)傳輸速度 (基架下方的每一單位延誤) 也會(huì)受基架的負(fù)載影響。包括連接器、線頭及設(shè)備電容器等負(fù)載在內(nèi)的滿載基架比未滿載基架慢約 50%。
秘訣六:總線終端裝置
對(duì)于 BLVDS 來(lái)說(shuō),一般的多點(diǎn)傳輸 (multi-point) 應(yīng)用方案只需要在總線兩端的線路之間加設(shè)一個(gè)電阻。但多站式 (multi-drop) 的應(yīng)用方案便需要一至兩個(gè)電阻,視乎驅(qū)動(dòng)器的位置而定。電阻值應(yīng)相等于線路的實(shí)際負(fù)載差動(dòng)阻抗。我們寧可高估電阻值,即使出現(xiàn)輕微的正反射也無(wú)需擔(dān)心,總比電阻值太低,令接收的訊號(hào)電壓減弱為好。電阻值的大小隨著不同的應(yīng)用方案而不同,視乎線路阻抗 (無(wú)負(fù)載)、插卡之間的距離、以及加設(shè)插卡所產(chǎn)生的電容負(fù)載而定。在一般的應(yīng)用情況下,這個(gè)電阻值會(huì)介于 50 至 100? 之間。若加了兩個(gè)電阻作為終端裝置,驅(qū)動(dòng)器會(huì)把這兩個(gè)電阻視為平行連接,令負(fù)載介于 25 至 50? 之間。正因如此,美國(guó)國(guó)家半導(dǎo)體的 BLVDS 芯片所提供的驅(qū)動(dòng)電流是標(biāo)準(zhǔn) LVDS 驅(qū)動(dòng)器的三倍。以 10mA 的驅(qū)動(dòng)電流計(jì),采用 BLVDS 芯片便可驅(qū)動(dòng) 50? 以下的阻抗,而且可以達(dá)到采用 LVDS 芯片搭配 3mA 驅(qū)動(dòng)器驅(qū)動(dòng) 100? 負(fù)載時(shí)所能達(dá)到的水平。基架上的負(fù)載若互相過(guò)于緊貼,在一般情況下均會(huì)將基架阻抗減至 50? 以下。
圖 8:負(fù)載不足、相同負(fù)載及超額負(fù)載等三種終端裝置的波形
圖 8 分別顯示三個(gè)終端接收器輸入的差動(dòng)波形。有負(fù)載基架的實(shí)際阻抗是 56?,所顯示的波形分別來(lái)自相同負(fù)載的終端裝置 (56?)、雙倍負(fù)載的終端裝置 (112?) 以及半載的終端裝置 (28?)。以噪聲容限作為標(biāo)準(zhǔn)衡量,相同負(fù)載及超額負(fù)載的終端裝置具有最大的噪聲容限。上述模擬采用滿載的 18 插槽多點(diǎn)傳輸基架進(jìn)行。驅(qū)動(dòng)器裝設(shè)于第 18 插槽。圖中顯示的是第 1 插槽接收器輸入的波形。 [!--empirenews.page--]
秘訣 7:線頭終端
若每一訊號(hào)傳輸線路都在靠近連接器接腳的位置裝設(shè)一個(gè) 15? 至 30? 的串行電阻,便可為邊緣速率進(jìn)行濾波。邊緣速率若能減慢,便可大幅減低長(zhǎng)線頭及高邊緣速率可能引起的差動(dòng)振幅。
若在接收器輸入位置加設(shè)一個(gè)交流電終端裝置,也可達(dá)到這個(gè)效果,令線頭上的傳輸線路問(wèn)題可大致上獲得解決。圖 10 顯示根據(jù)不同串行電阻值模擬接收器輸入波形的模擬結(jié)果。這些設(shè)計(jì)只適用于多站式應(yīng)用方案。你若采用多站式應(yīng)用方案而須面對(duì)高邊緣速率及長(zhǎng)線頭的問(wèn)題,你可以考慮采用線頭終端,以便徹底解決傳輸線路的問(wèn)題。
秘訣 8:連接器及順序排列
選用哪一種連接器需視乎所用的應(yīng)用方案而定,須考慮的因素包括所需的訊號(hào)接腳數(shù)目、機(jī)械裝置、電子裝置的表現(xiàn)、以及外型大小等問(wèn)題。一般來(lái)說(shuō),短列比長(zhǎng)列好。此外,對(duì)于大部分連接器來(lái)說(shuō),差動(dòng)配對(duì)的數(shù)據(jù)路徑應(yīng)設(shè)于同一列之內(nèi),而非在列與列之間,以確保各路徑均有同一長(zhǎng)度。應(yīng)由 LVDS 接腳將較遠(yuǎn)接腳上的 CMOS 訊號(hào)傳送,以便隔離 CMOS 振幅的 dv/dt。圖 11 顯示上述建議的方法。
應(yīng)采用特別的連接器或區(qū)段連接電源供應(yīng)及接地。這些接腳應(yīng)該長(zhǎng)短不一,并且互相交替,以確保按照正確的序列排列。我們建議應(yīng)由接地開(kāi)始,然后電源、輸入/輸出等依次插入。拆除時(shí),只需按照相反次序拆除便可。
秘訣 9:安全偏壓
安全性是采用多驅(qū)動(dòng)器應(yīng)用方案經(jīng)常遇到的問(wèn)題。若所有驅(qū)動(dòng)器已關(guān)閉而又需要繼續(xù)正常作業(yè),便需要設(shè)有安全偏壓。雖然 RX 電阻器設(shè)有最低的內(nèi)部安全偏壓,但可能需要加強(qiáng)方可采用。例如,若有關(guān)應(yīng)用方案的連接器接腳出現(xiàn) CMOS 軌對(duì)軌訊號(hào)擺動(dòng),便需要加強(qiáng)內(nèi)部偏壓。若出現(xiàn)這個(gè)情況,也應(yīng)在終端裝置位加設(shè)上拉或下拉電阻,一如圖 12 所示。一般來(lái)說(shuō),電阻值會(huì)介于 6K? 至 12K? 之間。當(dāng)所有驅(qū)動(dòng)器已關(guān)閉之后,輕微的正偏壓有助調(diào)節(jié)線路。這些電阻器的電阻值不宜減得太多,因?yàn)檫@樣會(huì)減低 (load down) 驅(qū)動(dòng)器的負(fù)載,減少訊號(hào)振幅。
圖 12:基架終端裝置與安全偏壓
選擇安全電阻值時(shí)須留意以下事項(xiàng):選用的電阻必須比終端電阻大一至兩倍,以免驅(qū)動(dòng)器過(guò)量負(fù)載以及出現(xiàn)波形失真。安全偏壓的中點(diǎn)應(yīng)接近驅(qū)動(dòng)器的偏移電壓 (+1.25V),以免總線處于主動(dòng)與三態(tài) (TRI-STATE) (即被動(dòng)) 情況之間時(shí)出現(xiàn)較大的共模偏移。上拉及下拉電阻應(yīng)同時(shí)裝設(shè)于總線的兩端,以便可以作出最快的反應(yīng)。最后需要注意的一點(diǎn)是這些訊號(hào)的質(zhì)素會(huì)比主動(dòng)驅(qū)動(dòng)方式 (開(kāi)啟/開(kāi)啟) 差。
秘訣 10:平衡與不平衡雙絞線的比較
若差動(dòng)電路不能取得平衡,便會(huì)產(chǎn)生共模噪聲。圖 13 所示的模擬結(jié)果顯示雙絞線處于不平衡的狀態(tài)。雙絞線的其中一條導(dǎo)線長(zhǎng) 14.4 吋,而另一條則長(zhǎng) 16.2 吋,由此產(chǎn)生的共模噪聲可能會(huì)在系統(tǒng)內(nèi)產(chǎn)生電磁干擾。
為了減少不必要的共模噪聲,差動(dòng)雙絞線內(nèi)的兩條導(dǎo)線應(yīng)該長(zhǎng)短相若,亦即盡量令導(dǎo)線的長(zhǎng)短保持一致。
圖 13:采用不平衡雙絞線所產(chǎn)生的接收器輸入共模噪聲
秘訣11:帶電插入支援
部分應(yīng)用方案的系統(tǒng)停機(jī)時(shí)間不能太長(zhǎng)。對(duì)于這些應(yīng)用方案來(lái)說(shuō),將插卡插入正在帶電作業(yè)的總線是有其實(shí)際上的需要。只要采用冗余邏輯電路卡及互連 (系統(tǒng)) 或可以容錯(cuò)的系統(tǒng),便可支持帶電插接。BLVDS 技術(shù)可以令數(shù)據(jù)傳輸系統(tǒng)性能更可靠、容錯(cuò)能力更高,容許插卡插入正在帶電作業(yè)的總線。對(duì)于某些應(yīng)用方案來(lái)說(shuō),這是一個(gè)優(yōu)點(diǎn),因?yàn)橄到y(tǒng)可以完全無(wú)需增加額外路徑,有助減低系統(tǒng)成本。
BLVDS 技術(shù)利用差動(dòng)訊號(hào)傳輸方式,透過(guò)其固有的共模抑制功能,為數(shù)據(jù)提供保護(hù)。當(dāng)插卡插入正在帶電作業(yè)的總線時(shí),線路便增加一個(gè)電容負(fù)載。傳輸?shù)挠嵦?hào)必定會(huì)增加這個(gè)負(fù)載電容的負(fù)荷。當(dāng)電容的電荷增加,訊號(hào)電平便會(huì)下降。由于數(shù)據(jù)以差動(dòng)方式傳輸 (A-B),因此會(huì)產(chǎn)生共模電壓調(diào)變,不會(huì)影響數(shù)據(jù)。接收器不會(huì)接納共模電壓,而 GTL 或 BTL 則采用低振幅的單端傳輸方式,因此共模電壓調(diào)變是這類(lèi)傳輸方式需要面對(duì)的大問(wèn)題。對(duì)于 GTL 或 BTL 來(lái)說(shuō),電壓若下降至臨界水平,會(huì)破壞數(shù)據(jù)的完整性,因此壓降的時(shí)間應(yīng)足夠長(zhǎng),令接收器可以作出反應(yīng)。
進(jìn)行的測(cè)試包括將插卡插入正在帶電作業(yè)的基架,以及利用 MB100 BERT 系統(tǒng)監(jiān)測(cè)錯(cuò)誤。有關(guān)測(cè)試均在設(shè)有 18 條插槽的基架上進(jìn)行,而測(cè)試進(jìn)行時(shí) TX 插在第 11 插槽內(nèi),而 BERT 測(cè)試機(jī)的監(jiān)測(cè)用 RX 則放于第 12 插槽。插卡則插入第 1、10、13、及 18 插槽內(nèi)。帶電插接期間,并無(wú)錯(cuò)誤檢測(cè)出來(lái)。
我們利用單觸發(fā)捕捉器 (single-trigger capture) 及單端探針將靜態(tài)信道帶電插入故障事件捕捉在示波器上 (100mV/div 的第 1 條電路)。差動(dòng)探針 (100mV/div 的第 2 條電路) 則負(fù)責(zé)監(jiān)視靜態(tài)信道。圖 14 顯示差動(dòng)噪聲容限仍能維持,而有關(guān)事件只是一次共模調(diào)變。
圖 14:帶電插入示波器所顯示的波形
為了確保帶電插入取得最好的效果,線頭負(fù)載必須保持平衡,而且兩條導(dǎo)線一旦與作業(yè)中的總線接上,必須產(chǎn)生相同的電容負(fù)載。
秘訣 12:訊號(hào)品質(zhì)
測(cè)試時(shí)我們必須檢查距離驅(qū)動(dòng)器最遠(yuǎn)的接收器,以確保訊號(hào)的品質(zhì)。量度目視圖形時(shí)必須使用 PRBS 圖,以確定符號(hào)相互干擾 (ISI) 所造成的影響。驅(qū)動(dòng)器的邊緣速率在這個(gè)位置減速時(shí)減得最慢,而此時(shí)目視圖形會(huì)關(guān)閉。不同應(yīng)用方案需要不同的訊號(hào)質(zhì)素,但眼孔開(kāi)得越大越好。我們必須查看最遠(yuǎn)的接收器位置,以確保訊號(hào)質(zhì)素符合指定數(shù)據(jù)傳輸率的規(guī)定,同時(shí)也必須利用目視圖形檢查符號(hào)相互干擾以及最后的顫動(dòng)波幅。
圖 15:DS92LV090A,18 插槽,滿載,TX@1,RX @ 18 輸入接腳,200 Mbps,PRBS15,差動(dòng)探針 P6247,HP5472OD 示波器,200mV/div, 1ns/div。
建議 13:訊號(hào)品質(zhì) (要點(diǎn)重溫)
最接近有源驅(qū)動(dòng)器的接收器位置也應(yīng)再次檢查。這個(gè)位置的邊緣速率最快,線路的傳輸效果會(huì)最差。由于位置的關(guān)系,檢查這些訊號(hào)比較困難,但仍值得作這樣的嘗試。若要確保量度準(zhǔn)確,必須緊記采用高頻寬、低電容的差動(dòng)探針。
越靠近驅(qū)動(dòng)器,線路傳輸效果便越差,因?yàn)檫@里的訊號(hào)邊緣速率最快。
總結(jié)
BLVDS 技術(shù)的出現(xiàn)帶我們進(jìn)入高效能多點(diǎn)傳輸基架的年代。多點(diǎn)傳輸配置確保所有插卡可以在最少互連的情況下互相通訊,因此是一種效率非常高的總線。但這個(gè)優(yōu)點(diǎn)也有其局限。主要線路所余下的線頭會(huì)影響傳輸線路的訊號(hào)品質(zhì)。此外,這是一種雙向的通訊方式,但只需半雙工的支持。
對(duì)于多點(diǎn)傳輸基架來(lái)說(shuō),BLVDS 技術(shù)遠(yuǎn)較上一代的技術(shù)優(yōu)越。數(shù)據(jù)傳輸率可以高達(dá) 100 至 400 Mbps 以上,比采用 BTL 或 GTL+ 的應(yīng)用方案快四倍,更比 TTL 驅(qū)動(dòng)器應(yīng)用方案快 10 倍,不可謂不驚人。由于采用了低電流的導(dǎo)引驅(qū)動(dòng)器、CMOS 技術(shù)、以及通用的低電壓供電導(dǎo)軌,因此功率消耗可大幅減少。終端裝置必須裝設(shè),以便提供入射波交換及提高數(shù)據(jù)傳輸率,以免產(chǎn)生反射,以及將整條輸出電流路徑連成一圈。在一般情況下均無(wú)需特別的終端裝置電壓導(dǎo)軌 (BTL 只需 2.1V,而 GTL+ 則只需 1.5V)。這個(gè)優(yōu)點(diǎn)可大幅精簡(jiǎn)終端裝置的設(shè)計(jì),使總線的兩端只需加設(shè)一個(gè)被動(dòng)式表面貼著電阻。以前采用單端總線時(shí)往往需要兩個(gè)專(zhuān)用插槽供有源終端裝置使用?,F(xiàn)在采用 BLVDS 的應(yīng)用方案甚至可以騰出這兩個(gè)專(zhuān)用的插槽。帶電插接也可獲得支持,因?yàn)閹щ姴褰邮录?huì)在總線上產(chǎn)生接收器排斥的共模調(diào)變。
簡(jiǎn)言之,BLVDS 技術(shù)可確保主流多點(diǎn)傳輸基架應(yīng)用方案如數(shù)據(jù)通訊、電訊、因特網(wǎng)服務(wù)供貨商以及儲(chǔ)存應(yīng)用方案等能夠發(fā)揮遠(yuǎn)比以前為高的效能。