應(yīng)對功耗挑戰(zhàn)：晶體管技術(shù)方案面臨瓶頸

在電費占運營成本 (OPEX) 很大一部分，而運營成本則占總成本約 70% 的情況下，降低功耗對運營商來說已刻不容緩。以前，芯片提供商想辦法通過晶體管和工藝技術(shù)來降低功耗。雖然晶體管是產(chǎn)生功耗的主要原因，但并非唯一因素，而且通過晶體管來降低功耗作用是有限的。

通過更全面的系統(tǒng)級方法能夠更有效地降低功耗。只有全面兼顧芯片工藝技術(shù)，充分發(fā)揮功率感知型 (power-aware tool) 工具的作用，在代碼設(shè)計時即考慮到低功耗需要，調(diào)整系統(tǒng)級架構(gòu)，同時采用能夠顯著降低系統(tǒng)級功耗的算法（如在遠(yuǎn)程射頻頭應(yīng)用中使用數(shù)字預(yù)失真 [DPD]），就能獲得最佳成效。

選擇合適的芯片技術(shù)合作伙伴將使您受益匪淺。賽靈思正是采用上述全面而系統(tǒng)的措施來處理電源管理問題的，而不是單純狹隘地關(guān)注晶體管和工藝節(jié)點技術(shù)。Xilinx® FPGA 平臺解決方案能幫助設(shè)計人員采用功率優(yōu)化設(shè)計方案和系統(tǒng)級設(shè)計與集成方法，全面解決功耗問題。從設(shè)計層面來說，賽靈思功率感知型工具和廣泛的低功耗參考設(shè)計庫以及應(yīng)用指南都能幫助工程師優(yōu)化整體功耗。此外，賽靈思技術(shù)精良的應(yīng)用工程師團隊還可幫助設(shè)計人員達到嚴(yán)格的功耗目標(biāo)。賽靈思工程師能夠幫助客戶逐步采取設(shè)計優(yōu)化技術(shù)，如折疊 DSP 密集型設(shè)計以縮小設(shè)計尺寸等，從而使用尺寸更小的器件來降低靜態(tài)功耗和成本。

從系統(tǒng)級層面來說，賽靈思對集成度的重視也獲得了非常好的結(jié)果。例如，在單個 FPGA 上高度集成多個分立組件能夠大幅降低系統(tǒng) I/O 的總量，進而顯著降低功耗。此外，在遠(yuǎn)程射頻頭中采用 DPD 等高級算法也能使電信設(shè)備制造商 (TEM) 使用功耗和成本均較低的功率放大器，這將對系統(tǒng)級功耗產(chǎn)生巨大影響。

顯然，賽靈思認(rèn)識到不能完全忽視晶體管和工藝節(jié)點技術(shù)在降低功耗方面的作用。與其前代 40 納米系列相比，賽靈思 28 nm 7 系列 FPGA 將總體功耗銳降 50%。在晶體管技術(shù)方面，賽靈思的低功耗工藝及其對多種晶體管尺寸的使用，能夠最大限度地降低靜態(tài)功耗。賽靈思 FPGA 針對DSP、存儲器以及 SERDES 使用硬模塊，這與同類競爭 DSP 和其它 FPGA 設(shè)計相比最大限度地降低了動態(tài)功耗。

在晶體管層面解決功耗難題只是降低功耗和節(jié)約運營成本的一個起點，而只有全面綜合地精細(xì)化改進所有相關(guān)方面，才能獲得最出色的結(jié)果。

 
基于賽靈思 FPGA 的設(shè)計可充分利用業(yè)界領(lǐng)先的功能密度和高級無線電算法（如 DPD）來最小化外部電路并降低功率放大器的功耗，從而將整個系統(tǒng)的功耗降至最低。