用CPLD創(chuàng)建具有彈性指令集的微控制器

從消費(fèi)類(lèi)產(chǎn)品到通信產(chǎn)品，微處理器都有著非常廣泛的應(yīng)用。目前流行的8位微處理器不僅能夠完成高運(yùn)算量的任務(wù)，而且成本很低，因此取得了巨大成功。微處理器非常擅長(zhǎng)于有序處理和各種非實(shí)時(shí)的任務(wù)，典型的工作速度在20MHz左右，但有些微處理器內(nèi)核需要將該時(shí)鐘頻率內(nèi)部分頻，每條指令用多個(gè)時(shí)鐘周期。例如，CISC微處理器在執(zhí)行一條乘法指令時(shí)最多要用到25條簡(jiǎn)化的指令。

當(dāng)今市場(chǎng)上已經(jīng)有非常多的RISC微控制器，它們不僅能夠?qū)崿F(xiàn)單個(gè)時(shí)鐘指令周期，而且功率非常低。例如Atmel的AVR 微控制器在1MHz時(shí)鐘條件下能夠獲得1MIP的性能。由于有著如此強(qiáng)大的性能，幾乎沒(méi)有什么任務(wù)是微控制器不能完成的。這些微控制器的尺寸都非常小，品種從單個(gè)ALU和帶通用I/O的存儲(chǔ)器到多功能模擬和總線(xiàn)接口不一而足。

可編程邏輯器件由于能夠滿(mǎn)足低功率可重配置邏輯解決方案的要求，在微處理器市場(chǎng)上也頗有斬獲。象CPLD(復(fù)雜可編程邏輯器件)這些可編程邏輯器件基本上也用于非常接近微處理器的應(yīng)用領(lǐng)域，兩者的重要區(qū)別是順序與并行處理過(guò)程。微處理器執(zhí)行指令時(shí)在多數(shù)情況下有分支例程，而 CPLD是并行處理輸入和輸出的，因此能夠獲得更高的處理速度和可預(yù)測(cè)的時(shí)序結(jié)果。對(duì)于以中斷驅(qū)動(dòng)的器件，這種方法能夠顯著地提高其工作速度。

CPLD的速度非?？欤苁瓜到y(tǒng)速度能夠輕易達(dá)到并超過(guò)300MHz。CPLD的時(shí)序特性一般用納秒(ns)或MHz描述(100MHz等于10ns，200MHz等于5ns)。今天的CPLD器件其輸入到輸出延時(shí)可小至3.0ns，速度相當(dāng)于令人吃驚的385MHz！

圖1和圖2給出了CPLD和微處理器的結(jié)構(gòu)。所有CPLD器件都具有類(lèi)似的這種結(jié)構(gòu)，不同系列的器件只是在時(shí)鐘特性、I/O標(biāo)準(zhǔn)和安全性等方面有所差別。雖然不同微處理器的結(jié)構(gòu)也是相同的，但附加性能如時(shí)鐘、ADC、DAC更能引人注意。

類(lèi)似性

由于這些器件具有類(lèi)似的功能，因此其性能也是類(lèi)似的。它們都具有可編程性，通常都支持JTAG可測(cè)試性，能夠用于類(lèi)似的應(yīng)用。表1詳細(xì)給出了這樣的類(lèi)似性。一些公司為微控制器和嵌入式軟核微控制器提供了在線(xiàn)的硬件調(diào)試器。

區(qū)別

但CPLD與微控制器還是有區(qū)別的。CPLD在系統(tǒng)上電時(shí)就能工作，沒(méi)有啟動(dòng)過(guò)程。CPLD還具有非常精確的時(shí)序模型，由于能夠進(jìn)行并行的邏輯處理，因此可以提供更高的性能。但微控制器具有另外的特點(diǎn)，如A/D、專(zhuān)用的I/O總線(xiàn)端口和特殊引腳功能。微控制器與CPLD之間的主要區(qū)別如表2所示。

雖然微控制器能夠提供更多的功能，但隨之而來(lái)的是價(jià)格問(wèn)題。有時(shí)微控制器上的功能也不一定能派上用場(chǎng)。如果設(shè)計(jì)要求是帶50個(gè)GPIO的8通道 ADC，那么使用者還不得不支付那些不需要的功能的費(fèi)用。這就需要認(rèn)真地權(quán)衡功能與價(jià)格的矛盾。在某些情況下，僅使用設(shè)計(jì)要求的功能要比在更高器件成本上構(gòu)筑成功的設(shè)計(jì)好得多，風(fēng)險(xiǎn)也比較小。

這二種器件在以安全為重的工業(yè)領(lǐng)域，如遠(yuǎn)程信息處理和工業(yè)設(shè)備中，還存在其它區(qū)別。質(zhì)量認(rèn)證依據(jù)的是測(cè)試故障機(jī)制，對(duì)于具有可預(yù)測(cè)性操作的邏輯器件來(lái)說(shuō)是比較容易通過(guò)質(zhì)量認(rèn)證的，而微處理器則需要考慮復(fù)雜的狀態(tài)。質(zhì)量認(rèn)證需根據(jù)一系列指令帶來(lái)的可能輸出數(shù)量來(lái)判定。由于分支指令在電壓下跌或下降時(shí)通常會(huì)引起不可預(yù)知的操作，因此會(huì)使質(zhì)量認(rèn)證復(fù)雜化。而CPLD在電壓恢復(fù)時(shí)可以再裝載原始的邏輯配置，因此默認(rèn)狀態(tài)是可預(yù)測(cè)的，這種器件可以在預(yù)先定義的電壓失效條件下工作。系統(tǒng)測(cè)試也比較方便，可以在CPLD中實(shí)現(xiàn)較難的中斷處理仿真。

決策標(biāo)準(zhǔn)

比較兩個(gè)具有相同功能卻不同結(jié)構(gòu)和產(chǎn)品類(lèi)型的器件是相當(dāng)有意思的。從某種角度看，為微處理器編寫(xiě)程序和為CPLD軟核微處理器編寫(xiě)代碼是相似的，二者都具有相同的操作流程。設(shè)計(jì)工程師可以向處理器或可再編程邏輯器件寫(xiě)匯編代碼。對(duì)于可再編程邏輯器件來(lái)說(shuō)，人們可以從各種系列、密度和功能的產(chǎn)品中作出選擇。業(yè)界還為SPI、I2C和SMBus等可編程邏輯器件提供了許多參考設(shè)計(jì)。

值得注意的是，在復(fù)用和可移植性方面可編程邏輯器件具有更高的勝算把握。采用VHDL等高級(jí)語(yǔ)言的硬件分析通常要比來(lái)自不同廠(chǎng)商的不同處理器具有更好的可預(yù)測(cè)性。用VHDL可以將任意的可再編程邏輯器件作為目標(biāo)，而微處理器中的一些特殊功能通常會(huì)隨新的目標(biāo)環(huán)境發(fā)生變化。而且芯片的更新或操作系統(tǒng)的修改都會(huì)迫使源代碼的再次目標(biāo)化。

兩種都用？

某種程度上這兩種器件具有互補(bǔ)性。對(duì)于與性能無(wú)關(guān)的任務(wù)，CPLD能夠提供非常快速的引腳到引腳性能，并具有時(shí)序的可預(yù)測(cè)性，而微控制器能夠提供諸如ADC、DAC和CAN、USB等專(zhuān)用總線(xiàn)接口性能。雖然這些性能會(huì)限制通用I/O的數(shù)量，但將CPLD用作微處理器端口擴(kuò)展后就能解決這一問(wèn)題。只具備必要功能的簡(jiǎn)化型微控制器的價(jià)格要比僅為滿(mǎn)足I/O要求購(gòu)買(mǎi)較大封裝的器件便宜許多。CPLD能夠提供的I/O數(shù)量少至32，多至250，并且能夠在同一I/O封裝中裝配更多的邏輯。隨著工藝尺寸的不斷縮減，CPLD價(jià)格也在不斷下降，因此設(shè)計(jì)工程師們?cè)跈?quán)衡性能與價(jià)格時(shí)會(huì)有更多的選擇。

PicoBlaze介紹

PicoBlaze是8位的軟核微控制器，支持8位數(shù)據(jù)總線(xiàn)和16位指令總線(xiàn)(如圖3所示)，是依據(jù)RSIC(精簡(jiǎn)指令集計(jì)算機(jī))“哈佛結(jié)構(gòu)”模型設(shè)計(jì)的，具有獨(dú)立的數(shù)據(jù)和指令端口?？梢杂肅語(yǔ)言編寫(xiě)的交叉編譯器生成程序。PicoBlaze設(shè)計(jì)使用的是VHDL語(yǔ)言，并作了資料歸檔，因此隨之的交叉匯編器能直接跟蹤結(jié)構(gòu)。

PicoBlaze在許多方面象是一臺(tái)基于常數(shù)的機(jī)器。常數(shù)值可規(guī)定用于程序的以下方面：

1. ALU操作中使用的常數(shù)數(shù)值；

2. 常數(shù)端口地址，用于訪(fǎng)問(wèn)專(zhuān)門(mén)的某個(gè)信息或PicoBlaze方案之外的控制邏輯；

3. 控制程序執(zhí)行順序的常數(shù)地址值。

PicoBlaze指令集編碼允許在任何指令字中定義常數(shù)。因此一個(gè)常數(shù)的使用不會(huì)給程序大小或程序的執(zhí)行帶來(lái)額外的開(kāi)銷(xiāo)，因此能有效地用全范圍的 “虛執(zhí)行”擴(kuò)展簡(jiǎn)單指令集。所有指令的執(zhí)行時(shí)間大約是2個(gè)時(shí)鐘周期。當(dāng)判斷一個(gè)程序的執(zhí)行時(shí)間時(shí)，特別是當(dāng)嵌入到一個(gè)實(shí)時(shí)狀態(tài)時(shí)，統(tǒng)一的執(zhí)行速率是非常有益的。程序長(zhǎng)度是256個(gè)指令，所有地址值定義為含在指令編碼中的某個(gè)8位。固定的存儲(chǔ)空間可以提升模塊的一致性。必要時(shí)，可以擴(kuò)展設(shè)計(jì)來(lái)支持更大的存儲(chǔ)范圍。

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指令集

指令集也非常類(lèi)似。但是對(duì)PicoBlaze等CPLD軟核微控制器來(lái)說(shuō)，指令集是可變化的。比如設(shè)計(jì)工程師可以根據(jù)規(guī)范要求增加或刪除指令。表3是AVR RISC微控制器和CPLD PicoBlaze軟核微控制器之間的比較。

目前交付的PicoBlaze支持49條指令，可以在任何幾個(gè)CoolRunner-II CPLD中操作。希望支持的指令品種以及架構(gòu)版本的選擇都會(huì)影響PicoBlaze的運(yùn)行速度。

例如，在全指令集和所有指令都保持在CPLD外的情況下所能達(dá)到的最高性能是30MHz，但通過(guò)流線(xiàn)型處理指令集或程序可以將性能提高3倍，即 90MHz。事實(shí)上，PicoBlaze微控制器架構(gòu)充分利用了CoolRunner-II的2個(gè)關(guān)鍵特性，即高執(zhí)行速度和低功耗。

增加或刪除指令

PicoBlaze微處理器軟核的優(yōu)勢(shì)在于具有增加或刪除指令的能力。

例如，只需從VHDL中注釋掉指令就可以完成指令集中指令的調(diào)整。如果需要的話(huà)，人們還能把它們從匯編器中去掉，但通常是不要求這樣做的。如果某些應(yīng)用能夠利用目前提供的這些指令外的其它重要指令，那么還可以增加指令。因此刪除和添加指令都是可行的。大多數(shù)編程人員在日常編程中用到的指令數(shù)大概是 20條。選擇最常用的20條，把剩余的刪掉，然后再進(jìn)行編程。如果設(shè)計(jì)工程師發(fā)現(xiàn)了一個(gè)瓶頸型“內(nèi)部環(huán)路”，并能從專(zhuān)門(mén)為該指定任務(wù)定制的單個(gè)指令中受益，那就能夠編寫(xiě)出以硬件速度運(yùn)行的VHDL程序。記住，PicoBlaze微控制器能夠利用處理器內(nèi)部的雙邊沿觸發(fā)器在兩個(gè)時(shí)鐘邊沿完成運(yùn)算。

DSP例子

為了描述PicoBlaze架構(gòu)的適應(yīng)能力，讓我們看一個(gè)DSP的例子。代碼到“位-反轉(zhuǎn)總線(xiàn)(bit-reverse a bus)”是快速傅里葉變換中的一項(xiàng)基本操作。作為基本算法中的一個(gè)關(guān)鍵步驟，數(shù)據(jù)一般從地址總線(xiàn)上驅(qū)動(dòng)輸出。用“標(biāo)準(zhǔn)”指令完成這一操作需要多條“屏蔽與翻轉(zhuǎn)”命令，極易形成處理瓶頸。

表4給出了極象匯編類(lèi)步驟的基本操作來(lái)顯示寄存器內(nèi)容。算法的起始是帶A-H標(biāo)簽的一字節(jié)數(shù)據(jù)。該字節(jié)首先在內(nèi)部完成交換 (4次翻轉(zhuǎn))，然后再用布爾“與/或”將內(nèi)部位轉(zhuǎn)移到目標(biāo)寄存器，從而生成結(jié)果，一次2個(gè)位。這樣處理一遍后，會(huì)在最終寄存器中形成求反的原始內(nèi)容。根據(jù)具體算法的不同，大概需要12到18條指令。在這種情況下，設(shè)計(jì)工程師不用增加指針和計(jì)數(shù)器等環(huán)路管理開(kāi)銷(xiāo)就可以完成這一任務(wù)。

如圖4所示，在VHDL中增加了“翻轉(zhuǎn)”指令，設(shè)計(jì)經(jīng)過(guò)再編譯，“重新布線(xiàn)”的處理器就增加了這條關(guān)鍵指令。該方法用合成工具再布線(xiàn)手段可以將許多指令“擠壓”進(jìn)某些門(mén)中。這些多位級(jí)操作可以歸結(jié)為簡(jiǎn)單的CPU再布線(xiàn)，并且最為重要的是合成器正確工作了。

指令增強(qiáng)

前面討論的是指令集優(yōu)化，不過(guò)功能增強(qiáng)也是可以的。請(qǐng)記住，許多微控制器包含有板上功能模塊，這些模塊除了指令集外還另有用途。例如，許多8位微控制器包含內(nèi)部的外圍設(shè)備計(jì)數(shù)器或定時(shí)器、中斷控制器和DMA電路。對(duì)PicoBlaze來(lái)說(shuō)，只要在芯片內(nèi)部增加合適的外圍設(shè)備功能集就可以了，具體取決于所選擇的CoolRunner-II CPLD的密度。表5針對(duì)不同的附加功能給出了宏單元運(yùn)用的一些評(píng)估。

性能改進(jìn)

提升設(shè)計(jì)性能的經(jīng)典方法是進(jìn)行適當(dāng)?shù)?ldquo;調(diào)整”。觀(guān)察處理器的性能行為，識(shí)別處理器耗費(fèi)時(shí)間的地方，發(fā)現(xiàn)處理器在做什么，然后提出最佳的操作組合來(lái)改進(jìn)性能。最后實(shí)現(xiàn)新版的架構(gòu)和/或代碼并進(jìn)行再次評(píng)估。

實(shí)現(xiàn)架構(gòu)或代碼的方法之一是采用CoolRunner-II設(shè)計(jì)套件。許多目標(biāo)設(shè)計(jì)都能適合駐留在板上的256-宏單元 XC2C256。板上還留有空閑的引腳位置，可以用來(lái)增加64-宏單元XC264，其信號(hào)已經(jīng)與XC256連接在一起了。在64宏單元CPLD中簡(jiǎn)單構(gòu)筑一個(gè)帶計(jì)數(shù)器和定時(shí)器的小型硬件性能監(jiān)示器就可以定時(shí)256宏單元CPLD中不同的代碼部分，并報(bào)告執(zhí)行時(shí)間。這樣，通過(guò)檢查地址空間和定時(shí)的行為，設(shè)計(jì)工程師就可以知道完成各種任務(wù)所需的時(shí)間。

PicoBlaze交叉匯編器

如前所述，PicoBlaze交叉匯編器具有完好的歸檔資料，因此PicoBlaze設(shè)計(jì)文件中早已存在匯編代碼與VHDL 之間的直接對(duì)應(yīng)關(guān)系。編譯器是用ANSI-C編寫(xiě)的，并在微軟的匯編器上匯編。該交叉匯編器具有高度的移植性，支持多種輸出文件類(lèi)型。例如，它能產(chǎn)生二進(jìn)制輸出文件，可以英特爾的hex格式裝載進(jìn)外部EPROM。它也能產(chǎn)生適合VHDL仿真器使用的主要建模文件。設(shè)計(jì)工程師可以用高速仿真功能立即分析匯編器產(chǎn)生的代碼，從而了解代碼的功能和效率。然后將代碼下載到CoolRunner-II設(shè)計(jì)套件中，就可以看到它們正按期望的值正確工作。