引言
降低電子產(chǎn)品的功耗是很現(xiàn)實的問題；在這種越來越強的能源意識以及迫切需要降低功耗的環(huán)境下，很多產(chǎn)品開發(fā)人員和生產(chǎn)商都制定了發(fā)展戰(zhàn)略來贏得競爭優(yōu)勢。降低功耗為設計人員和最終用戶帶來了以下優(yōu)勢：
支持開發(fā)人員更好的滿足對功耗和散熱要求較高的市場需求
在相同的散熱和功耗預算內，開發(fā)人員有更大的自由度來提高性能。
降低運營和材料成本，實現(xiàn)更緊湊的產(chǎn)品。
降低苛刻的散熱要求
敢于承擔社會責任
元器件供應商必須為開發(fā)人員和生產(chǎn)商提供最佳選擇來降低能耗，滿足迫切的功耗需求，不然，在競爭中將會處于明顯的不利地位。Altera最新一代28-nm器件幫助產(chǎn)品開發(fā)人員和生產(chǎn)商直接滿足迫切的功耗需求。
迫切的低功耗需求
美國能源部預測全球發(fā)電量到2015年將超過20萬億千瓦時(kWh)，2035年達到35萬億千瓦時，如全球發(fā)電量未來增長所示。在數(shù)據(jù)中心以及通信網(wǎng)絡的推動下，電子設備用電量增長非常迅速。例如，美國的服務器和其他互聯(lián)網(wǎng)基礎設施的功耗從2000年的200億kWh增長到2005年的400億kWh，已經(jīng)翻倍。Koomey, Jonathan, G博士，美國和全球服務器總功耗預測，斯坦福大學，2007年2月1在同一時期，全球同樣設施的功耗從2000年的600億kWh增長到2005年的1200億kWh，也已經(jīng)翻倍。
圖1.全球發(fā)電量未來增長
展望未來，美國數(shù)據(jù)中心的功耗2011年將達到1000億kWh，按照這一趨勢，2020年將會翻倍。這種快速增長將對經(jīng)濟發(fā)展產(chǎn)生很大影響。2015年，服務器運轉的能源成本將超過服務器硬件成本智能能源歐洲，高效服務器：——這會顯著影響全球通信和數(shù)據(jù)中心基礎設施的經(jīng)濟成本。
在快速增長的用電量中，數(shù)據(jù)中心只占了其中的一小部分。其他用電較多的領域包括傳送數(shù)據(jù)的通信網(wǎng)絡，用作數(shù)據(jù)流終端的PC和監(jiān)視器等。所有這些都是信息和通信技術(ICT)部門的組成。很多工業(yè)組織以CO2等價排放量來衡量ICT部門的能耗，反映了工業(yè)領域排放了多少溫室氣體。ICT部門每年產(chǎn)生大約相當于500兆噸的CO2，30%來源于有線和無線通信，按照這種發(fā)展趨勢，2020年將超過14億噸，如全球ICT CO2排放量分布所示。SMART 2020，在信息時代實現(xiàn)低碳經(jīng)濟：
圖2.全球ICT CO2排放量分布
對能源需求的快速增長促使政府和工業(yè)部門進一步提高能效。例如，美國政府是美國最大的能耗單位，每年成本高達200億美元，它現(xiàn)在通過多種方式來降低功耗，包括只購買能耗小于1瓦或者待機功耗很低的產(chǎn)品。美國聯(lián)邦能源管理項目，執(zhí)行號13221，2001年8月2號：
同樣的，歐盟制定了法規(guī)，要求產(chǎn)品的待機功耗只有1W到2 W，2013年降低到0.5W或者1W。加州也制定了法規(guī)，要求2013年電視的功耗降低49%。加州能源委員會，加州通過新的節(jié)能電視法案，2009年11月18號：
私人企業(yè)和工業(yè)組織也在積極采取措施降低功耗。例如，Verizon公司要求所有新設備的功耗必須比老設備低20%。Verizon Wireless，Verizon率先建立網(wǎng)絡、數(shù)據(jù)中心和消費類設備的節(jié)能標準，20據(jù)工業(yè)組織GreenTouchTM，全球通信網(wǎng)絡目前產(chǎn)生相當于3億噸的CO2，Judge, Peter，阿爾卡特朗訊宣布提高網(wǎng)絡運行效率1000-Fol，Eweek Europe，20據(jù)GSMA移動通信集團，包括便攜式設備在內的全球移動通信基礎設施產(chǎn)生了相當于245兆噸的CO2。移動通信(GSM)聯(lián)盟全球系統(tǒng)，Green Manifesto，2009年11月1號：
所有這些組織都建議通過設置一些目標來減少溫室氣體的排放。例如，GreenTouch建議將互聯(lián)網(wǎng)和其他通信網(wǎng)絡的能效提高1,000倍，采取合適的手段到2015年實現(xiàn)這一目標。GreenTouch計劃，F(xiàn)ast Facts：
類似的，GSMA雖然預測2020年移動鏈接將增長70%，達到80億，但仍然建議移動領域努力保持目前的全球溫室氣體排放水平。與2009年相比，到2020年，其目標是每一鏈接的全球溫室氣體排放量降低40%。同樣的GSMA文檔預測“2020年全球排放能效可以提高15%。這是迅速減少排放，而且成本最低的選擇。”移動通信(GSM)聯(lián)盟全球系統(tǒng)，Green Manifesto，2009年11月1號：
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理想的低功耗元器件
制定了這些低功耗目標后，產(chǎn)品開發(fā)人員必須進一步提高產(chǎn)品性能，同時降低能耗。而且，降低功耗還有助于幫助最終用戶提高經(jīng)濟收益。例如，對于服務供應商依靠電子產(chǎn)品作為其商業(yè)模型的情況，降低功耗可以減少與電子設備供電和散熱相關的運營開支。而且，降低總功耗能夠降低實際供電需求。所有這些因素都有利于減小設備規(guī)模，降低投入和運營成本。如通過供應鏈來降低功耗需求所示，這些最終用戶需求轉換為設備供應商的需求，最終是元器件供應商的需求。
圖3.通過供應鏈來降低功耗需求
FPGA和可編程邏輯器件(PLD)非常適合產(chǎn)品開發(fā)人員通過以下方式，以低成本來控制功耗：
將大量的板上邏輯、存儲器和處理器元件迅速集成到很少的器件中，甚至是一個器件中。
減少支持元件和供電電源數(shù)量，減小電路板面積，降低實現(xiàn)復雜電子系統(tǒng)所需要的功耗。
支持采用不同的實現(xiàn)方法和算法來精確的調整功耗。
靈活的可編程邏輯具有低功耗優(yōu)勢，在綜合考慮全定制硅片的成本和產(chǎn)品及時面市時，它是非常有吸引力的選擇。
在28 nm定制功耗
在28-nm節(jié)點，設計人員利用Altera器件可以針對特定的目標市場和應用來定制功耗。Altera的方法在28-nm系列產(chǎn)品中利用了多種半導體工藝，針對產(chǎn)品和某些系列體系結構進行了優(yōu)化，增強了IP。結果，與前一代同類產(chǎn)品相比，Altera的28 nm FPGA功耗降低了40%。
TSMC的28-nm工藝選擇 顯示了臺積電(TSMC)的三種28-nm工藝技術，該公司是可編程邏輯供應商的28-nm節(jié)點半導體代工線。在這些工藝中，大量晶體管具有較大的靜態(tài)功耗范圍。左側的晶體管靜態(tài)功耗較低，而右側的較大。這也體現(xiàn)了靜態(tài)功耗與這些晶體管性能之間的關系?？傮w上，晶體管性能越好，靜態(tài)功耗也就越高。Altera在28 nm產(chǎn)品上同時使用了28LP和28HP工藝來提高性能范圍，以及多種功耗選擇。第三種工藝選擇是28HPL，某些晶體管的靜態(tài)功耗較低，位于標以“HPL Option”的部分中，但是大量使用這類晶體管會導致FPGA運行較慢，對于很多設計人員而言是無法接受的。相應的，F(xiàn)PGA的28HPL工藝需要使用高速低泄漏晶體管，無法體現(xiàn)靜態(tài)功耗的優(yōu)勢。
圖4.TSMC的28-nm工藝選擇
在28-nm節(jié)點，Altera器件是所有FPGA中總功耗最低的。這些器件之所以具有優(yōu)異的功耗特性，是因為在產(chǎn)品開發(fā)的所有階段都非常注重降低功耗。從28HP和28LP半導體工藝就開始重視降低功耗。
關于Altera注重降低高性能28HP Stratix V器件系列功耗的詳細信息，請參考“降低28-nm FPGA功耗，提高帶寬”白皮書。
與Stratix V系列不同，Altera的其他28-nm FPGA產(chǎn)品——Cyclone V和Arria V系列，設計用于不需要絕對最高性能和帶寬的應用。結果，它們基于28LP工藝，設計用于提供最低總功耗，如TSMC所述：
“與TSMC的40LP技術相比，基于SiON的28LP工藝采用了該系列中最低總功耗和高性價比技術，其邏輯密度將翻倍，速度提高50%，功耗降低30-50%。”
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其他在28-nm節(jié)點尋求絕對最低功耗的主要半導體供應商也選擇了28LP工藝，正如Qualcomm所宣稱的那樣：“Qualcomm與TSMC合作，推出了我們的Snapdragon? S4類處理器，包括Snapdragon S4 MSM8960?，它是高度集成的雙核SoC，設計滿足了前沿智能電話和平板電腦的低功耗需求。Snapdragon S4類處理器采用了TSMC非常復雜的28LP工藝，使Qualcomm能夠突破性的實現(xiàn)了高性能和超低功耗的移動設備。”TSMC新聞發(fā)布，“TSMC 28nm技術達到量產(chǎn)”，2011年10月24號：
在低功耗基礎上，Altera還采取了其他措施來降低28LP器件的靜態(tài)功耗，包括大量使用“低泄漏”晶體管等，從而降低了靜態(tài)電流。此外，Cyclone V和Arria V系列還提供一些可以禁用的器件特性，包括收發(fā)器、I/O塊、PCI Express模塊、存儲器模塊以及分段式PLL等。這些特性相結合，與前一代FPGA相比，器件靜態(tài)功耗降低了70%。例如，Arria V系列的器件功耗在500K LE時不到750mW，比目前的中端和高端40-nm FPGA靜態(tài)功耗低得多。而競爭28-nm FPGA的靜態(tài)功耗是Arria V FPGA的2.6倍。 Arria V靜態(tài)功耗對比顯示了Arria V GX器件的典型靜態(tài)功耗，以藍色實線表示，而以藍色點線表示最差情況下的功耗。類似的，紅色實線表示競爭中端28-nm FPGA的典型靜態(tài)功耗，點線表示最差情況下的功耗。借助這些特性，在同類FPGA中，Arria V器件的靜態(tài)功耗是最低的。
圖5.Arria V靜態(tài)功耗對比
低動態(tài)功耗體系結構
除了低靜態(tài)功耗，Altera Cyclone V和Arria V器件的動態(tài)功耗也較低，從而實現(xiàn)了最低總功耗。Altera從28LP工藝開始采用了降低動態(tài)功耗的方法，主要面向低功耗應用，包括，便攜式消費類、無線鏈接和蜂窩基帶等。TSMC闡述了提供高級工藝來實現(xiàn)最低總功耗而不僅僅是靜態(tài)或者動態(tài)功耗的原因：
“我們之所以決定為28LPT工藝開發(fā)可靠的SiON技術，是因為無線和便攜式消費類應用需求在不斷變化，我們一直面對產(chǎn)品要符合市場需求的壓力。消費者幾年前需要低泄漏手持式設備，要求電池能夠使用較長的時間。今天的消費者越來越依靠無線設備來瀏覽互聯(lián)網(wǎng)，觀看視頻，聽音樂，使用移動電視、GPS導航，以及傳統(tǒng)的電話和文本服務等。主動應用功耗現(xiàn)在是電池使用時間的主要因素。SiON邏輯門技術由于具有較小的柵極電容，因此，動態(tài)功耗比HKMG (高K金屬門)低，對于功耗受限的應用，提供的解決方案具有較低的總功耗，成本和風險也很低。”
28LP工藝具有較低的柵極電容，有源柵極電容比28HPL低30%。在Cyclone V和Arria V器件中，Altera還采用了其他方法來降低器件電容，包括用于存儲器控制器的硬核IP、PCI Express，還提供收發(fā)器協(xié)議支持，減小了管芯面積及其相關電容。最后，與Stratix V器件相比，Altera還針對Cyclone V和Arria V器件的基本體系結構模塊進行了優(yōu)化。這些優(yōu)化措施減小了硅片面積以及相關的電容，使得28LP器件系列滿足了目標應用的性能要求。例如，Arria V器件邏輯陣列模塊(LAB，10個自適應邏輯模塊)的管芯面積比Stratix V LAB小40%。Cyclone V和Arria V器件的硬核存儲器控制器也同樣減小了管芯面積以及外部存儲器接口的相關電容。所有減小器件電容的這些措施都降低了動態(tài)功耗，符合下面熟悉的功耗公式，其中，C表示開關電路的電容：
動態(tài)功耗 = 1/2CV 2 × f
Altera還降低了器件收發(fā)器的動態(tài)功耗。Altera豐富的收發(fā)器設計專業(yè)知識在業(yè)界是首屈一指的，其獨特的優(yōu)勢反映在收發(fā)器較低的動態(tài)功耗上。例如，在6 Gbps，Arria V收發(fā)器功耗不到100mW，比28-nm競爭FPGA的功耗低得多，如85C結溫，6 Gbps時每通道的收發(fā)器總功耗所示。對于采用了36個收發(fā)器Arria V器件的設計，功耗降低了5W多。
圖6.85C結溫，6 Gbps時每通道的收發(fā)器總功耗
Altera在28-nm節(jié)點實現(xiàn)了較低的收發(fā)器功耗，這是因為我們經(jīng)過了多年的磨煉，增強了專用體系結構。在可編程邏輯業(yè)界，只有我們能夠持續(xù)不斷的發(fā)展高級收發(fā)器技術，因此，功耗一直在逐步降低。競爭解決方案每一代產(chǎn)品的收發(fā)器功耗都在增加，如所示，畫出了收發(fā)器物理介質附加層(PMA)功耗與多代FPGA之間的關系曲線。
圖7.收發(fā)器功耗的歷史發(fā)展趨勢
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通過這些靜態(tài)和動態(tài)功耗優(yōu)化措施，Altera基于28LP的FPGA總功耗比前幾代器件降低了40%，全面降低了功耗，如Cyclone V降低了功耗所示。
圖8.Cyclone V降低了功耗
顯示了Arria V器件相似的結果。
圖9.Arria V降低了功耗
通過軟件創(chuàng)新降低功耗
在工藝和體系結構創(chuàng)新基礎上，Altera在Quartus II的軟件功耗優(yōu)化方面進行了大量的投入。功耗驅動的編譯使用功耗驅動綜合和功耗驅動布局布線功能，主要用于降低設計的總功耗。對于設計人員而言，這種功耗驅動的方法是透明的，通過簡單編譯設置來實現(xiàn)。設計工程師將時序約束簡單地設置為設計輸入過程的一部分，對設計進行綜合，滿足性能要求。Quartus II為每一功能模塊自動選擇所需的性能，并通過功耗預知布局布線和時鐘技術來降低功耗，如包括自動功耗優(yōu)化的Quartus II設計流程所示。
圖10.包括自動功耗優(yōu)化的Quartus II設計流程
Quartus II軟件在不同的編譯階段采取各種措施來降低設計的總功耗。在綜合階段，Quartus II軟件提取時鐘使能信號，進行時鐘選通，減少對RAM模塊的訪問，重新構建邏輯以避免高觸發(fā)網(wǎng)。在適配階段，Quartus II軟件找到高觸發(fā)網(wǎng)，以降低動態(tài)功耗，優(yōu)化邏輯布局，減小時鐘功耗，實現(xiàn)高功效DSP和RAM模塊配置。最后，在匯編級，Quartus II軟件對未使用的電路進行編程，盡可能減小觸發(fā)，或者進行關斷。最終的設計以最低的功耗滿足了設計人員的時序要求。
如Quartus II軟件的功耗優(yōu)化設置所示，設計人員可以選擇不同級別的功耗優(yōu)化選項，以滿足設計約束要求。選擇Extra Effort設置，最大限度的降低功耗，代價是較長的編譯時間。不同的設計，選擇不同的努力等級會有不同的結果。這一特性降低了功耗，不需要設計人員的干預，同時減小了對設計性能的影響。此外，在詳細的電路模型和高級統(tǒng)計方法的指導下進行功耗優(yōu)化，估算哪些信號是被經(jīng)常觸發(fā)的。通過這些信息，Altera確定高功效實現(xiàn)方法，不需要設計人員的額外輸入(例如，對設計進行耗時的仿真以確定開關速率)。
表1.Quartus II軟件的功耗優(yōu)化設置
設置 說明
Off 沒有進行網(wǎng)表、布線或者性能優(yōu)化來降低功耗。
Normal 采用低計算努力等級算法，通過網(wǎng)表優(yōu)化來減小功耗，前提條件是不會降低設計性能。
Extra Effort 采用高計算努力等級算法，通過網(wǎng)表優(yōu)化來減小功耗。可能會影響最佳性能。
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基準測試
Altera為業(yè)界提供最先進、功耗最低的FPGA。通過基準測試來估算各類典型應用的總功耗，進一步表明了Arria V器件相對于競爭28-nm器件的低功耗優(yōu)勢。Arria V FPGA和競爭28-nm FPGA的總功耗對此顯示了這些基準測試的結果，這些都記錄在Altera wiki網(wǎng)站上，以便進一步進行研究學習。
圖11.Arria V FPGA和競爭28-nm FPGA的總功耗對此
結論
Altera低功耗28-nm器件的優(yōu)點包括，降低產(chǎn)品成本，降低或者放寬功耗預算，較低的散熱要求，能夠滿足更多的市場需求，在同樣的散熱和功耗預算內進一步提高性能等。采用最全面的方法降低28-nm產(chǎn)品的功耗，Altera幫助設計人員滿足了迫切的低功耗需求。
下載文檔
