基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計方案

在此基礎(chǔ)上通過電路設(shè)計建立了數(shù)字化能譜測量實驗裝置，實測了137Cs的能譜，測量結(jié)果與相同條件下的模擬能譜儀的實測譜完全吻合。由此證明基于FPGA的數(shù)字多道脈沖幅度分析器硬件設(shè)計方案的正確可行，具有實用性。

0 引言

多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術(shù)應(yīng)用中常用的儀器。20世紀90年代國外就已經(jīng)推出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術(shù)的新型多道能譜儀，使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國內(nèi)譜儀技術(shù)多年來一直停留在模擬技術(shù)水平上，數(shù)字化能譜測量技術(shù)仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數(shù)字化γ能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質(zhì)的放射性的程度。

1 數(shù)字多道分析儀的優(yōu)勢

國內(nèi)很大一部分學(xué)者采用核譜儀模擬電路的方式實現(xiàn)脈沖堆積的處理。由于整個過程都是由模擬電路來實現(xiàn)，所以一直受到多種不利因素的困擾：模擬濾波成形電路有限的處理能力達不到最佳濾波的要求;模擬系統(tǒng)在高計數(shù)率下能量分辨率顯著下降，脈沖通過率低;模擬電路固有的溫漂和不易調(diào)整等特點，導(dǎo)致系統(tǒng)的穩(wěn)定性、線性及對不同應(yīng)用的適應(yīng)性不高;在脈沖波形識別、電荷俘獲效應(yīng)校正等更復(fù)雜的應(yīng)用場合模擬系統(tǒng)無法勝任。

相比來看，數(shù)字脈沖幅度分析系統(tǒng)的性能顯著優(yōu)于模擬脈沖分析器。數(shù)字分析器有以下幾點優(yōu)點：通過軟件實現(xiàn)，提高了系統(tǒng)的穩(wěn)定性與可靠性;可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設(shè)計，達到最佳或準最佳濾波效果;處理速度快，反堆積能力強，相同能量分辨率下脈沖通過率更高;參數(shù)由程序控制，調(diào)整方便、簡單。

2 總體設(shè)計

本方案設(shè)計了一種基于可編程門陣列的多道脈沖幅度分析器的硬件平臺。圖1即為總體設(shè)計框圖，探測器輸出的核脈沖信號經(jīng)前端電路簡單調(diào)理后，經(jīng)單端轉(zhuǎn)差分，由采樣率為65 MHz的高速ADC 在FPGA 的控制下進行模/數(shù)轉(zhuǎn)換，完成核脈沖的數(shù)字化，并通過數(shù)字核脈沖處理算法在FPGA內(nèi)形成核能譜，核能譜數(shù)據(jù)可通過16 位并行接口傳輸至其他譜數(shù)據(jù)處理終端，也可通過LVDS/RS 485接口實現(xiàn)遠程傳輸。特別需要注意的是，由于高速AD前置，調(diào)理電路應(yīng)該滿足寬帶、高速，且電路參數(shù)能夠動態(tài)調(diào)整的需要，以適應(yīng)不同類型探測器輸出的信號，從而更好地發(fā)揮數(shù)字化技術(shù)的優(yōu)勢。

3 具體硬件設(shè)計

3.1 前端電路

前端電路由單端轉(zhuǎn)差分和高速ADC電路組成。差分電路由于其良好的抗共模干擾能力而應(yīng)用廣泛。由于調(diào)理電路輸出的脈沖信號為單極性信號，若直接送入ADC,將損失一半的動態(tài)范圍。設(shè)計中在運放中加入一個適當(dāng)?shù)钠秒妷?，將單極性信號轉(zhuǎn)換成雙極性信號后再送入ADC,以保證動態(tài)范圍。將信號由單端轉(zhuǎn)換成差分的同時，進行抗混疊濾波處理，完成帶寬的調(diào)整 .

本設(shè)計使用AD9649 - 65 高速ADC 實現(xiàn)核脈沖的模/數(shù)轉(zhuǎn)換，AD9649 為14 位并行輸出的高速模/數(shù)轉(zhuǎn)換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當(dāng)信號從探測器通過調(diào)理電路，過差分轉(zhuǎn)單端電路后，以差分信號的形式進入ADC,在差分時鐘的控制下，轉(zhuǎn)換成14 位數(shù)據(jù)，進入FPGA.該高速A/D 在外部FPGA 的控制下對信號進行采樣。然后將采樣后的數(shù)字信號送入FPGA 中實現(xiàn)數(shù)字核脈沖的幅度提取。圖2 為A/D 轉(zhuǎn)換的原理圖，AD9649在差分時鐘的同步下完成A/D轉(zhuǎn)換，D0~D13為14個有效輸出數(shù)據(jù)位。

3.2 FPGA

目前國內(nèi)外多道脈沖幅度分析的數(shù)字化實現(xiàn)主要有2種方案：純DSP方案、DSP+可編程器件方案。本文將充分發(fā)揮FPGA 的并行處理優(yōu)勢，在單片F(xiàn)PGA 芯片上實現(xiàn)核脈沖的采集與數(shù)字核脈沖處理算法，經(jīng)Quar-tus-Ⅱ軟件仿真與綜合，本文選用EP3C40 FPGA芯片實現(xiàn)多道分析器的數(shù)字化功能。

3.3 接口電路設(shè)計采用了LVDS和RS485兩種長距離數(shù)據(jù)傳輸接口，用于實現(xiàn)核能譜數(shù)據(jù)的遠程傳輸。LVDS即低電壓差分信號，是一種可以實現(xiàn)點對點或一點對多點的連接，具有低功耗，低誤碼率，低串?dāng)_，低噪聲和低輻射等特點。LVDS在對信號完整性、地抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用。圖3為低電壓、最高數(shù)據(jù)傳輸速率為655 Mb/s 的LVDS 接口電路。

在高速通信狀態(tài)下，其通信距離可達到幾百米。

而RS 485接口采用平衡驅(qū)動器和差分接收器的組合，有很強的抗共模干擾能力和抗噪聲干擾能力。其最大的通信距離約為1 219 m,最大傳輸速度為10 Mb/s,傳輸速率與傳輸距離成反比，在100 Kb/s以下的傳輸速率下，可以達到最大的通信距離。

3.4 電源電路

穩(wěn)壓電源通常有兩類：線性穩(wěn)壓電源和開關(guān)穩(wěn)壓電源。開關(guān)電源的功率調(diào)整開關(guān)晶體管工作在開關(guān)狀態(tài)，極易產(chǎn)生嚴重的開關(guān)干擾，若采用開關(guān)穩(wěn)壓電源，這些干擾將嚴重地影響數(shù)字多道分析器的正常工作，降低A/D轉(zhuǎn)換精度。所以本文采用線性穩(wěn)壓電源為各功能模塊供電。線性穩(wěn)壓電源的優(yōu)點是輸出電壓比輸入電壓低，反應(yīng)速度快，輸出波紋較小，工作產(chǎn)生的噪聲低。

本文設(shè)計的電源電路其輸入電壓為9~12 V,輸出電壓有5 V,3.3 V,2.5 V,1.8 V,1.2 V.線性穩(wěn)壓電路為單端轉(zhuǎn)差分、ADC、FPGA、LVDS等各模塊供電。

4 數(shù)字尋峰

NaI(Tl)探測器輸出信號通過調(diào)理電路后進入高速ADC,ADC 進行連續(xù)高速的采樣，然后由FPGA 完成數(shù)字核脈沖信號的積分、峰值檢測、閾值判斷等功能[8].由于當(dāng)核能譜達到峰值時，其一階導(dǎo)數(shù)為0,據(jù)此可在連續(xù)的輸入信號中找到各核脈沖的峰值，并將該峰值對應(yīng)道址的計數(shù)值加1,從而形成核能譜。為提高尋峰效率，尋峰之前需要對離散脈沖信號進行閾值判斷，對幅值低于閾值下限的信號不進行尋峰處理，可大大減少參與尋峰的離散核脈沖信號。

5 功能測試

利用Borland C++集成開發(fā)環(huán)境開發(fā)了譜數(shù)據(jù)處理上位機軟件，軟件實現(xiàn)了能譜顯示、能譜數(shù)據(jù)管理、系統(tǒng)參數(shù)設(shè)置、RS 485通信等功能。圖4是本文設(shè)計的數(shù)字多道分析器分析137CS得到的1 024道能譜，其能量分辨率接近8%.

6 結(jié)語

本文提出了一種基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計方案。該方案在單片F(xiàn)PGA中實現(xiàn)了多道脈沖幅度的數(shù)字分析功能，通過軟件功能仿真和實際運行，說明了數(shù)字多道脈沖幅度分析器硬件設(shè)計的可行性，將FPGA 應(yīng)用到數(shù)字能譜測量系統(tǒng)能充分發(fā)揮其并行處理優(yōu)勢，并能有效降低硬件電路設(shè)計的復(fù)雜度。