針對高速串行接口設(shè)計(jì)的高效時(shí)鐘解決方案

數(shù)字系統(tǒng)的設(shè)計(jì)師們面臨著許多新的挑戰(zhàn)，例如使用采用了串行器/解串器（SERDES）技術(shù)的高速串行接口來取代傳統(tǒng)的并行總線架構(gòu)?；赟ERDES的設(shè)計(jì)增加了帶寬，減少了信號數(shù)量，同時(shí)帶來了諸如減少布線沖突、降低開關(guān)噪聲、更低的功耗和封裝成本等許多好處。而SERDES技術(shù)的主要缺點(diǎn)是需要非常精確、超低抖動的元件來提供用于控制高數(shù)據(jù)速率串行信號所需的參考時(shí)鐘。即使嚴(yán)格控制元件布局，使用長度短的信號并遵循信號走線限制，這些接口的抖動余地仍然是非常小的。

固定頻率振蕩器可用于很多通用的SERDES標(biāo)準(zhǔn)；但是，這些解決方案價(jià)格昂貴。此外，這種做法缺乏靈活性，并且使調(diào)試、測試和生產(chǎn)變得困難。

另一種解決方案是使用可編程時(shí)鐘器件，如萊迪思的ispClock系列，以及一個(gè)低成本的CMOS振蕩器。ispClock器件具有超低抖動特性，同時(shí)保留了用戶可編程器件所提供的靈活性，從而滿足SERDES時(shí)鐘的一系列要求。本文將解釋如何更有效地使用可編程時(shí)鐘器件，實(shí)現(xiàn)各種基于SERDES接口的參考時(shí)鐘子系統(tǒng)。下面將詳細(xì)研究一個(gè)XAUI的應(yīng)用示例。

SERDES參考時(shí)鐘源的設(shè)計(jì)挑戰(zhàn)

無論是在一個(gè)FPGA、SoC還是ASSP中，為任何基于SERDES的協(xié)議選擇一個(gè)參考時(shí)鐘源都是非常具有挑戰(zhàn)性的。器件成本、通過耦合高速信號使得噪聲最小化、超低抖動要求、由于信號長度匹配的要求而對走線的限制、考慮周全的電源供電設(shè)計(jì)（包括噪聲的考慮、元件布局上的限制、信號布線的要求和電源去耦）以及測試/生產(chǎn)要求，這些都必須考慮到并對各個(gè)因素的利弊進(jìn)行權(quán)衡分析。

傳統(tǒng)驅(qū)動SERDES參考時(shí)鐘的方法是使用一個(gè)真正的差分輸出振蕩器，特別選擇固定適合的頻率，來實(shí)現(xiàn)低抖動和較小的相位噪聲。該解決方案非常昂貴而且不夠靈活，無法在以后的設(shè)計(jì)中再次使用。固定的解決方案，就其本質(zhì)而言也限制了靈活性，為一種接口而設(shè)計(jì)的時(shí)鐘系統(tǒng)不能方便地在另一個(gè)新的設(shè)計(jì)中使用。相反，新的設(shè)計(jì)必須從頭開始，還可能需要使用不同的器件、不同的架構(gòu)或改變電路板原來的布局布線和走線規(guī)范。備貨、測試和生產(chǎn)也會更加復(fù)雜：固定頻率器件需要預(yù)備多個(gè)器件以符合不同標(biāo)準(zhǔn)，從而增加了生產(chǎn)費(fèi)用。如果器件不能更改時(shí)鐘頻率或不能覆蓋整個(gè)時(shí)鐘輸出范圍，那么子系統(tǒng)的測試和調(diào)試會更加困難。

固定頻率、低抖動差分振蕩器采用的工藝通常不包括產(chǎn)生輸出頻率的內(nèi)部PLL電路，因而這些器件在頻域分析中會有噪聲邊帶和多重模式分布。同時(shí)尋找理想的終端和差分I/O邏輯標(biāo)準(zhǔn)并保持穩(wěn)定的電源供電也同樣存在挑戰(zhàn)。根據(jù)參數(shù)規(guī)格、數(shù)量、包裝和溫度范圍，這些振蕩器成本在12美元至50美元。

像萊迪思半導(dǎo)體公司的ispCLOCK 5406D這樣一種新興的可編程邏輯器件，提供了靈活、超低抖動和低成本的解決方案來驅(qū)動SERDES參考時(shí)鐘。這些器件和低成本的CMOS振蕩器能夠滿足FPGA、SoC和ASSP的SERDES參考時(shí)鐘所需的嚴(yán)格超低抖動要求。此外，這種增強(qiáng)型的應(yīng)用實(shí)現(xiàn)保持了器件低成本的同時(shí)還簡化了設(shè)計(jì)、測試和生產(chǎn)。由于這些器件是可編程的，因而可以僅通過對時(shí)鐘進(jìn)行不同功能的編程來實(shí)現(xiàn)設(shè)計(jì)重用。例如：輸出可以改為不同的標(biāo)準(zhǔn)——可能是從LVDS變?yōu)長VPECL——使用不同接口代替昂貴的晶振。基于ispClock的設(shè)計(jì)可以在多個(gè)未來的設(shè)計(jì)中使用，以縮短產(chǎn)品上市時(shí)間、降低庫存并簡化生產(chǎn)制造。甚至可以實(shí)現(xiàn)現(xiàn)場的功能更改，實(shí)現(xiàn)便捷的更改、升級并提高服務(wù)質(zhì)量。由于這些時(shí)鐘器件有多個(gè)帶有單獨(dú)相位偏移和時(shí)間偏移的輸出，因而可以“覆蓋”很廣的測試范圍，能更好地確定元件的容限值，實(shí)現(xiàn)更穩(wěn)定的系統(tǒng)。

一個(gè)采用低成本的振蕩器和一個(gè)ispClock5400D器件的系統(tǒng)示例如下面圖1所示。振蕩器通過使用一些電容和鐵氧體磁環(huán)來實(shí)現(xiàn)去耦并隔離電源噪聲。單端振蕩器輸出與分壓器一起為時(shí)鐘器件上的參考輸入提供一個(gè)差分信號。將參考信號布線盡可能的靠近，可以盡可能地減少共模噪聲，提高信號的完整性。

圖1：低成本振蕩器和ispClock5400D超低抖動參考時(shí)鐘。

使用ispClock5406D實(shí)現(xiàn)XAUI參考時(shí)鐘源

通常我們能在XAUI設(shè)計(jì)中找到SERDES應(yīng)用。XAUI SERDES的工作頻率為3.125GHz，并有0.35 UI（單位間隔）的嚴(yán)格的抖動要求，一個(gè)單位間隔為一個(gè)完整的波形周期。（3.125 GHz的周期是1/3.125GHz或320ps。那么320ps的0.35 UI就是120ps）。一種常見的建立片上3.125GHz SERDES時(shí)鐘的方法是利用一個(gè)精確的輸入?yún)⒖紩r(shí)鐘，時(shí)鐘頻率為1/10的SERDES速率或312.5MHz。該參考時(shí)鐘必須足夠精確，以保證SERDES設(shè)計(jì)能滿足XAUI規(guī)范的嚴(yán)格抖動要求。

isp5406D可通過基于GUI的設(shè)計(jì)軟件（萊迪思的PAC - Designer 5.2）輕松配置。配置ispClock5406D的GUI如圖2所示。可通過該器件的框圖定義不同的配置選項(xiàng)。用戶只需簡單地雙擊框圖中的功能，然后會打開一個(gè)對話框，顯示該功能的各種可編程選擇。例如，在右上角的對話框中，用戶可以輸入?yún)⒖紩r(shí)鐘頻率和反饋信號源。

圖2：PAC-Designer 5.2中顯示的萊迪思ispClock5406D框圖。

如圖2所示，環(huán)路濾波器和VCO塊的參考時(shí)鐘輸入源可以從REFA或REFB差分輸入中選擇。V分頻器塊使用環(huán)路濾波器和VCO塊的輸出來產(chǎn)生由PLL的幾分頻（2、4、8和16分頻）決定的四種頻率。來自輸出V分頻器塊或用于外部反饋的FBK輸入的反饋信號，提供了可與VCO“匹配”的參考時(shí)鐘。如果選擇輸出V 分頻器塊較小的分頻數(shù)的信號來匹配輸入?yún)⒖紩r(shí)鐘，其反饋信號將是選擇較大分頻數(shù)信號的幾倍，這就產(chǎn)生了有效的頻率是輸入?yún)⒖紩r(shí)鐘源幾倍的參考時(shí)鐘源。在本示例中，將78.125MHz的輸入?yún)⒖紩r(shí)鐘源加到REFA并將V 分頻器塊的8分頻輸出作為反饋，則其8分頻的輸出為78.125MHz，4分頻的輸出為156.25MHz，2分頻的輸出為312.5MHz。

V分頻器的輸出頻率可用于布線矩陣陣列，也可以分配給任意的isp5406D輸出。每個(gè)輸出都可以進(jìn)行獨(dú)立的相位和時(shí)間偏移設(shè)置，可以針對走線延遲來調(diào)整輸出或其它細(xì)節(jié)方面的時(shí)序考慮。最后，輸出類型可以從M-LVDS、LVDS、LVPECL、HCSL x6、HSTL/eHSTL、SSTL 1.5V/SSTL 1.8V或SSTL 2.5V中任意選擇。在示例設(shè)計(jì)中312.5MHz和156.25MHz信號可通過BANK_0至BANK_3的輸出獲得，使用LVDS和LVPECL標(biāo)準(zhǔn)。還可以選擇REFB作為Bank 4和Bank 5的輸出。這可以通過一些簡單的時(shí)序調(diào)整來實(shí)現(xiàn)一個(gè)獨(dú)立的時(shí)鐘信號。

XAUI測試系統(tǒng)結(jié)果

測試系統(tǒng)使用了ispClock 5406D評估板和LatticeECP3 FPGA開發(fā)板。測試建立的框圖如圖3所示，該設(shè)計(jì)中的開發(fā)板照片上標(biāo)識了左側(cè)是ispClock5406D板，右側(cè)是ECP3 FPGA板。（請注意，兩個(gè)板之間使用SMA電纜傳輸時(shí)鐘信號。這是一個(gè)比集成的時(shí)鐘解決方案更具挑戰(zhàn)性的信號環(huán)境。）

Epson CMOS振蕩器的工作頻率為78.125MHz，用作ispClock 5406D的參考時(shí)鐘。ispClock 5406D通過編程以4倍的參考頻率即312.5MHz，用作使用LatticeECP3 FPGA實(shí)現(xiàn)的XAUI設(shè)計(jì)的時(shí)鐘源。使用片上ECP3的CDR/PLL塊，實(shí)現(xiàn)了超低抖動、頻率為312.5MHz 10倍的參考時(shí)鐘。3.125GHz時(shí)鐘分配給高速的XAUI 功能部分：SERDES的接收器（RX）和發(fā)送器（TX）塊以及8b10b解碼和編碼塊。

圖3：使用ispClock 5406D的XAUI系統(tǒng)。

在抖動測試時(shí)，XAUI狀態(tài)機(jī)通過編程輸出標(biāo)準(zhǔn)的PRBS7測試圖形。這從TX塊和DOUT+/-信號上顯示出來，標(biāo)識于圖3中LatticeECP3 FPGA塊的底部位置。這些輸出連接到Agilent DSO-81304B的輸入，以獲取詳細(xì)的抖動數(shù)據(jù)。圖4以圖形形式顯示了0℃下的重要測量結(jié)果。在-55℃和+85℃下也進(jìn)行了類似的測量。圖4底部的表格顯示了測試過程中的關(guān)鍵抖動測量結(jié)果?？偠秳訙y量值需滿足120ps（0.35UI）的XAUI標(biāo)準(zhǔn)，即時(shí)在最差的情況下，當(dāng)超過-55℃至+85℃溫度時(shí)，也必須滿足105.65ps和0.33UI。同樣，這些符合標(biāo)準(zhǔn)的結(jié)果是在使用兩塊獨(dú)立的開發(fā)板的情況下取得的。使用一塊板的話應(yīng)該產(chǎn)生更低的抖動結(jié)果。

圖4：抖動測試結(jié)果。

表1

ispClock 5406D的配置存儲在片上非易失性存儲器中，可通過JTAG接口進(jìn)行再編程。器件上的許多功能還可以通過I2C接口進(jìn)行“即時(shí)”修改?；趇spClock 5406D的系統(tǒng)的可編程特性支持許多附加功能，包括：TH和TCO時(shí)序裕度測量，有助于設(shè)計(jì)穩(wěn)定性的測試；使用發(fā)送和接收通道間獨(dú)立的偏移時(shí)鐘的裕度測試，提高了可制造性；在數(shù)據(jù)有效窗口的中心進(jìn)行準(zhǔn)確的時(shí)鐘對齊，增強(qiáng)了系統(tǒng)的可靠性。