基于低成本FPGA的CPRI IP核實現(xiàn)

無線TEM(電信設備制造商)正受到布署基站架構(gòu)的壓力，這就是用更小體積、更低功耗、更低制造成本來建立，部署和運營。達到此目的的關(guān)鍵策略是從基站中分離出RF接收器和功率放大器，用它們來直接驅(qū)動各自的天線。這稱為射頻拉遠技術(shù)(RRH)。通過基于SERDES的公共無線接口(CPRI)將基帶數(shù)據(jù)傳回到基站。本文主要闡述特定的低延遲變化的設計思想，在低成本FPGA上利用嵌入式SERDES收發(fā)器和CPRI IP(知識產(chǎn)權(quán))核實現(xiàn)。

RRH的部署

從“Hotel”基站分離射率(RF)收發(fā)器和功率放大器的優(yōu)點已經(jīng)寫得很多了，如圖1所示。但最引人注目的是RRH在功耗、靈活部署、小的固定體積，以及整個低成本方面的優(yōu)點。

圖1 射頻拉遠技術(shù)(RRH)方案

隨著RRH從基站里分散出來，運營商必須確保能夠校準無線頭和hotel BTS之間的系統(tǒng)延時，因為延時信息是用于系統(tǒng)校準的，必須使整個來回行程延時最短。隨著級聯(lián)的RRH，添加了每個RRH跳的變化，因此這個要求相應增加，針對單程和來回行程，CPRI規(guī)范處理這些鏈路時序的精確性。

針對低延遲變化的FPGA實現(xiàn)

圖2展示了現(xiàn)有的在傳統(tǒng)SERDES/PCS實現(xiàn)中的主要功能塊，加亮的部分突出了引起延時變化的主要部分(如例子中展示的RX路徑)

基于低成本FPGA的CPRI IP核實現(xiàn)

圖2 傳統(tǒng)的CPRI接收器實現(xiàn)方案

延時變化來自幾個單元，諸如模擬SERDES和數(shù)字PCS邏輯，以及實際的軟IP本身。模擬SERDES有相對緊湊的時序;然而，字對齊和 橋接FIFO是兩個主要的引起大的延時變化的原因。提出一個解決方案前，重要的是理解為什么字對齊和橋接FIFO有這么大的影響。如圖3所示，字對齊功能會導致多達9位周期的延時變化，這取決于10位周期內(nèi)字對齊指針的初始位置。如果10位采樣窗很好地捕獲了對齊字符，例如圖3中的a)那就沒有延時。然而如果采樣窗沒有與字符對齊，導致多達9位周期的延時，如圖3中的b)所示。

基于低成本FPGA的CPRI IP核實現(xiàn)

圖3 字對齊的延時變化

第二，采用基于SERDES的FPGA混合結(jié)構(gòu)，還需要橋接FIFO(圖4)來支持時鐘域的轉(zhuǎn)換，從高速PCS時鐘到FPGA時鐘域，可以引進多達2個并行時鐘周期的延時變化。2.488Gbps的速率，PCS時鐘以十分之一的速率運行，這個速率產(chǎn)生4ns左右的時鐘周期。因此，可以看到在FIFO (Tx Rx)的每個方向有+/-8ns變化的最壞情況，導致總的+/-16ns的變化。

設計者沒有看到到這些延時變化時，這個情況會更糟糕。因為它們需要在系統(tǒng)級進行補償，以支持多種Tx和GPS服務。

表1對CPRI規(guī)范(3.5節(jié))做了延時變化的比較。可以很清楚地看到字對齊和橋接FIFO對大的延時變化起的主要作用，導致來回行程延時容差超過CPRI規(guī)范。

基于低成本FPGA的CPRI IP核實現(xiàn)

一旦確定了問題，就可以做一些較小的修改。某些實現(xiàn)中，通過訪問寄存器的方式可以獲得PCS中字對齊測量得到的延時信息，可以繞過時鐘域FIFO，用FPGA邏輯來實現(xiàn)，在系統(tǒng)級可以針對延時變化進行補償。圖5說明了具有可補償?shù)年P(guān)鍵延時變化的低延時設計。

圖5 低延遲時間實現(xiàn)

現(xiàn)在做一個總結(jié)，當使用所推薦的實現(xiàn)方法時，引起大的延時變化的單元消失了，可以利用系統(tǒng)級補償，以確保在傳輸期間預期的延時。當然模擬SERDES 和IP，或者客戶設計仍然有延時，但是已經(jīng)大大改進了整個精確性，現(xiàn)在可以在多跳應用中使用。表2說明了在這個配置中新的延時變化?，F(xiàn)在時序滿足了來回行程CPRI延時規(guī)范，對支持多跳的應用來說是足夠的短。

表2 在低延遲實現(xiàn)中的延時變化

使用FPGA的另外一些優(yōu)點

許多年來FPGA是無線工業(yè)獲得成功的一部分。從簡單的粘合邏輯功能到更復雜的功能，例如在如今RRH設計中所需要的數(shù)字上變頻、數(shù)字下變頻、峰值因子衰減和數(shù)字預失真，充分利用了FPGA的靈活性和產(chǎn)品快速上市的優(yōu)點。支持CPRI互聯(lián)的特性，諸如嵌入式DSP塊、嵌入式存儲器和高速串行I/O (SERDES)的特性已與無線設備供應商的新需求完美地吻合。現(xiàn)在基站設計者可以在低成本、低功耗可編程平臺上，如用Lattice ECP3 FPGA集成系統(tǒng)級的功能。

總結(jié)

遠程基站拓撲結(jié)構(gòu)為系統(tǒng)供應商提供了許多優(yōu)點，F(xiàn)PGA對實現(xiàn)這些需要是理想的方法。因此，使用可編程、低功耗、低成本中檔FPGA解決方案是下一代BTS開發(fā)的最好的方法。