EDA
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高功率PCB的EMC問題處理策略大全
電磁兼容性(EMC)是一個關鍵問題，它涉及到保證電子設備在各種環(huán)境下正常運作，不受電磁干擾(EMI)的影響，同時也不對其他設備產(chǎn)生干擾。
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verilog語法-淺談case casez casex
在rtl仿真中，有四種狀態(tài)，分別是0、1、x(unknown values)和z(high-impedance values)。
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SoC設計入門 - APB協(xié)議
上一篇主要講述了soc的骨架，crossbar互聯(lián)網(wǎng)路?，F(xiàn)在來講soc的神經(jīng)末梢，它們依附在骨架上，受和調(diào)控制，并將外部信息分享給核心以及其他成員。它是什么呢?
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SoC設計入門 - APB master設計（接口類基礎思維）
大家不要以為APB的master和slave很簡單，不需要了解。這是大錯特錯，為什么呢?
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IC設計：ram的應用-使用bitmap實現(xiàn)數(shù)據(jù)壓縮
Bitmap是一種通過位映射來高效存儲和查詢數(shù)據(jù)的技術，它在處理大規(guī)模數(shù)據(jù)集時能夠有效地節(jié)省內(nèi)存空間。Bitmap技術特別適用于需要對大量數(shù)據(jù)進行存在性檢查的場景，比如用戶簽到、頁面訪問等，它可以顯著節(jié)省內(nèi)存空間。
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PCIE定位：PCIe需要的debug設計
本文將以PCIe EP用戶邏輯舉例，描述PCIe可以添加哪些定位手段。如圖所示，PCIe IP作為endpoint與RC對接，用戶實現(xiàn)了應用邏輯，與PCIe IP進行交互，交互信號中data格式為TLP報文格式，且交互信號包含相應的控制信號，例如PCIe配置空間和IP相干的配置信號。
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IC設計：ram的折疊設計
在IC設計中，我們有時會使用深度很大，位寬很小的ram。例如深度為1024，位寬為4bit的ram。此類的ram有個明顯的缺點：形狀狹長，不利于布局布線、導致讀寫接口走線過長，不利于時序收斂。
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PCIe 定位：鏈路問題定位方法
當PCIe出現(xiàn)鏈路不穩(wěn)定時，如何進行進行問題定位。本文描述的場景：EP PCIe 最高速率為gen4模式，ltssm狀態(tài)機無法持續(xù)穩(wěn)定在L0狀態(tài)。
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IC設計：clock-gating的綜合實現(xiàn)
在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。因為當控制信號（vld_in)無效時，使用了clk-gating后的寄存器，其CK（clk）端口一直為0，因此不存在翻轉，能夠有效降低寄存器的翻轉功耗和對應的時鐘樹的翻轉功耗。如下所示：下圖左側是DC綜合后的clk -gating結構圖，使用了ICG模塊進行時鐘gating，被gating后的時鐘連接到寄存器的CK端。右側是沒有被clk-gating的寄存器結構圖。
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verilog語法-使用function提高效率
function的作用返回一個數(shù)值，此數(shù)值由一串組合邏輯代碼計算得到。 那為什么要用function呢?主要有兩大原因：
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SoC設計入門 - 建立時間與保持時間
SOC設計人員除了做好自己的設計工作外，還需要和DC等后端(中端)同事進行工作上的交互。
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五步驟設計出符合電磁兼容性的 DC/DC 開關電源
DC/DC開關電源由于其效率高、體積小等優(yōu)點是現(xiàn)代電子產(chǎn)品設計中不可或缺的一環(huán)，其重要性不言而喻。
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達林頓繼電器驅動器進行設計時降低 EMI 的 4 個步驟
電磁干擾有傳導干擾和輻射干擾兩種。傳導干擾是指通過導電介質(zhì)把一個電網(wǎng)絡上的信號耦合(干擾)到另一個電網(wǎng)絡。
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基于四個MOSFET或“H 橋”驅動的微步步進電機時電流調(diào)節(jié)
電機線圈如何由四個MOSFET或“H 橋”驅動。由于線圈基本上是一個電感器，因此當 MOSFET 導通并在線圈上產(chǎn)生電壓時，線圈電流會增加。
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高速 PCB 設計簡介：高速 PCB 設計最佳電路板材料選型
高速設計在信號完整性方面具有更嚴格的規(guī)范。盡管高速信號的布線非常小心以滿足這些要求，但必須明白，電路板材料本身是整個信號完整性方程式的一部分。
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