基于FPGA的壓制性干擾源的研究與設(shè)計(jì)

摘 要： 提出了一種新型壓制系統(tǒng)的設(shè)計(jì)方案，基于現(xiàn)場(chǎng)可編程門陣列作主控，通過直接數(shù)字頻率合成技術(shù)實(shí)現(xiàn)中頻信號(hào)，通過混頻的方式進(jìn)行頻譜搬移。系統(tǒng)具有寬帶阻塞式、瞄準(zhǔn)式和掃頻式三種壓制方式，且壓制帶寬和中心頻率步進(jìn)可調(diào)。實(shí)測(cè)結(jié)果表明，系統(tǒng)設(shè)計(jì)符合要求，能夠滿足實(shí)際需要。
關(guān)鍵詞： 壓制式干擾；現(xiàn)場(chǎng)可編程門陣列；直接數(shù)字頻率合成；噪聲調(diào)頻

無線通信技術(shù)的迅速發(fā)展和廣泛應(yīng)用給人們的生活帶來了極大的便利,但同時(shí)也會(huì)被違法犯罪分子所利用，使失密、泄密的渠道更加難以控制。通過無線通信手段的失密、泄密問題日益嚴(yán)峻, 同時(shí)也向保密技術(shù)和電子對(duì)抗技術(shù)提出了極大的挑戰(zhàn)。無線通信是一個(gè)開放的電子通信系統(tǒng), 防止通過無線通信手段的失密行為最直接的方法就是在必要時(shí)對(duì)一定空間范圍內(nèi)的無線接收機(jī)進(jìn)行壓制式干擾, 使其無法正常接收發(fā)射機(jī)發(fā)射的信號(hào)[1]。
壓制性干擾的定義為用噪聲或噪聲樣的干擾信號(hào)遮蓋或淹沒有用信號(hào), 阻止對(duì)方用電磁波獲取目標(biāo)信息。壓制性干擾按頻譜特性一般可分為寬帶阻塞式、瞄準(zhǔn)式和掃頻式三大類。每種方式都有其特點(diǎn)和應(yīng)用場(chǎng)合[2-4]。
傳統(tǒng)的壓制系統(tǒng)壓制方式單一，頻率范圍小，系統(tǒng)結(jié)構(gòu)復(fù)雜。本文提出一種結(jié)合模擬和數(shù)字方式，由FPGA作為主控，基于DDS原理的壓制系統(tǒng)。本壓制系統(tǒng)同時(shí)具備三種壓制方式，頻率范圍大，中心頻率和帶寬步進(jìn)可調(diào)。
1 系統(tǒng)基本原理
系統(tǒng)方案框圖如圖1所示。

高斯分布的基帶噪聲由噪聲二極管齊納擊穿產(chǎn)生，經(jīng)調(diào)理電路放大后，由ADC采樣后送入核心處理器進(jìn)行處理。在FPGA中構(gòu)建偽隨機(jī)序列雖然相對(duì)不復(fù)雜，但序列長(zhǎng)度有限，實(shí)時(shí)性不好，所以本文仍然采用模擬的方式產(chǎn)生真正的噪聲。在FPGA中構(gòu)建的DDS模塊為本系統(tǒng)的核心。DDS的基本原理如圖2所示[5-6]。其輸出頻率fout=M×fclk/2N。其中，M為頻率控制字，N為波形查找表的位數(shù),本系統(tǒng)使用20 bit；fclk為參考時(shí)鐘，是本設(shè)計(jì)的DDS模塊實(shí)際工作的等效時(shí)鐘。FPGA選用Altera公司Stratix II系列芯片，系統(tǒng)倍頻后的工作頻率為140 MHz，四通道并行處理等效時(shí)鐘為560 MHz[7-8]，故輸出信號(hào)的頻率分辨率為Δf=fclk/2N=534 Hz。為了與標(biāo)準(zhǔn)射頻設(shè)備兼容，本系統(tǒng)輸出fout是中心頻率為70 MHz的中頻信號(hào)，對(duì)應(yīng)的中心頻率控制字為M0=217（0x20000）。以寬帶阻塞式壓制為例，介紹頻率控制字的生成方法。

根據(jù)相關(guān)文獻(xiàn)，寬帶阻塞式壓制一般選用噪聲調(diào)頻信號(hào)。噪聲調(diào)頻信號(hào)的時(shí)域表達(dá)式為：


為上變頻后的頻譜圖，(c)圖為中心頻率500 MHz、帶寬1 MHz的噪聲調(diào)頻信號(hào)，(d)圖為中心頻率300 MHz、帶寬20 kHz的噪聲調(diào)頻信號(hào)。從圖中可以看出，輸出信號(hào)頻譜分布與理論設(shè)計(jì)基本一致。