最小化ARM Cortex

2 中斷控制器節(jié)能技術(shù)
Cortex-M架構(gòu)中的中斷控制器(Nested Vectored Interrupt Controller or NVIC)在降低CPU功耗方面也起著關(guān)鍵作用。以前的ARM7-TDMI需要“多達(dá)”42個時鐘周期，Cortex-M3 NVIC從中斷請求發(fā)生到執(zhí)行中斷處理代碼僅需要12個時鐘周期的轉(zhuǎn)換時間，這顯然提高了CPU執(zhí)行效率，降低了CPU時間浪費(fèi)。除了更快進(jìn)入中斷處理程序之外，NVIC也使得中斷之間切換更加高效。
在ARM7-TDMI內(nèi)核實(shí)現(xiàn)中，需要先花費(fèi)數(shù)個時鐘周期從中斷處理程序返回主程序，然后再進(jìn)入到下一個中斷處理程序中，中斷服務(wù)程序之間的“入棧和出棧(push-and-pop)”操作就要消耗多達(dá)42個時鐘周期。而Cortex-M NVIC采用更有效的方法實(shí)現(xiàn)相同任務(wù)，被稱為“末尾連鎖(tail-chaining)”。這種方法使用僅需6個時鐘周期處理就能得到允許，進(jìn)入下一個中斷服務(wù)程序的所需信息。采用末尾連鎖，不需要進(jìn)行完整的入棧和出棧循環(huán)，這使得管理中斷過程所需的時鐘周期數(shù)減少65%(如圖2所示)。
3 存儲器節(jié)能注意事項(xiàng)
存儲器接口和存儲器加速器能夠明顯影響CPU功耗。代碼中的分支和跳轉(zhuǎn)可能會對為CPU提供指令的流水線產(chǎn)生刷新影響，在這種情況下CPU需要延遲幾個時鐘周期以等待流水線重新完成填充。在Cortex-M3或Cortex-M4內(nèi)核中，CPU配備了一條3級流水線。刷新整條流水線將導(dǎo)致CPU延遲3個時鐘周期，如果有Flash存儲器等待狀態(tài)發(fā)生，時間會更長，以便完成重新填充過程。這些延遲完全浪費(fèi)功耗，沒有任何功用。為了幫助減少延遲，Cortex-M3和M4內(nèi)核包括一個被稱為推測取指(Speculative Fetch)的功能，即它在流水線中對分支進(jìn)行取指的同時也取指可能的分支目標(biāo)。如果可能的分支目標(biāo)命中，那么推測取指能夠把延遲降低到1個時鐘周期。雖然這個特性是有用的，但顯然不夠，許多Cortex-M產(chǎn)品供應(yīng)商都增加了自己的IP以增強(qiáng)這個能力。
舉個例子，即使在廣受歡迎的ARM Cortex-M類的MCU中指令緩沖的運(yùn)行方法也有不同。采用簡單指令緩沖的MCU，例如來自Silicon Labs的EFM32產(chǎn)品，可以存儲128x32(512 bytes)的目前大多數(shù)當(dāng)前執(zhí)行指令(通過邏輯判斷請求的指令地址是否在緩沖中)。EFM32參考手冊指出典型應(yīng)用在這個緩沖中將有超過70%的命中率，這意味著極少的Flash存取、更快的代碼執(zhí)行速度和更低的整體功耗。相比之下，采用64x128位分支緩沖器的ARM MCU能夠存儲最初的幾條指令(取決于16位或32位指令混合，每個分支最多為8條指令，最少為4條指令)。因此，分支緩沖實(shí)現(xiàn)能夠在1個時鐘周期內(nèi)為命中緩沖的任何分支或跳轉(zhuǎn)填充流水線，從而消除了任何CPU時鐘周期延遲或浪費(fèi)。兩種緩沖技術(shù)與同類型沒有緩沖特性的CPU相比，都提供了相當(dāng)大的性能改善和功耗減少。
4 M0+內(nèi)核探究
對功耗敏感型應(yīng)用來說每個nano-watt都很重要，Cortex-M0+內(nèi)核是一個極好的選擇。M0+基于Von-Neumann架構(gòu)(而Cortex-M3和Cortex-M4內(nèi)核是Harvard結(jié)構(gòu))，這意味著它具有更少的門電路數(shù)量實(shí)現(xiàn)更低的整體功耗，并且僅僅損失極小的性能(Cortex-M0+的0.93DMIPS/MHz對比Cortex-M3/M4的1.25DMIPS/MHz)。它也使用Thumb-2指令集的更小子集(如圖3所示)。幾乎所有的指令都有16位的操作碼(52x16位操作碼和7x32位操作碼;數(shù)據(jù)操作都是32位的)，這使得它可以實(shí)現(xiàn)一些令人感興趣的功能選項(xiàng)以降低CPU功耗。

節(jié)能性功能選項(xiàng)首要措施就是減少Flash存儲訪問次數(shù)。一個主要的16位指令集意味著你可以交替時鐘周期訪問Flash存儲器(如圖4所示)，并且可以在每一次Flash存儲訪問中為流水線獲取兩條指令。假設(shè)你在存儲器中有兩條指令并對齊成一個32位字;在指令沒有對齊的情況下，Cortex-M0+將禁止剩余的一半總線以節(jié)省每一點(diǎn)能耗。

此外，Cortex-M0+內(nèi)核也可以通過減少到兩級流水線而降低功耗。在通常的流水線處理器中，下一條指令在CPU執(zhí)行當(dāng)前指令時被取出。如果程序產(chǎn)生分支，并且不能使用下一條取出的指令，那么被用于取指(分支影子緩沖器)的功耗就被浪費(fèi)了。在兩級流水線中，這個分支影子緩沖器縮小了，因此能耗得以節(jié)省(雖然僅有少量)，這也意味著在發(fā)生流水線刷新時，僅需要不到一個時鐘周期就能重新填充流水線(如圖5所示)。