基于DSP與FPGA實(shí)現(xiàn)的HDLC系統(tǒng)

引言

HDLC(高級(jí)數(shù)據(jù)鏈路控制)廣泛應(yīng)用于數(shù)據(jù)通信領(lǐng)域，是確保數(shù)據(jù)信息可靠互通的重要技術(shù)。實(shí)施HDLC的一般方法通常是采用ASIC器件或軟件編程等。

HDLC的ASIC芯片使用簡(jiǎn)易，功能針對(duì)性強(qiáng)，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專(zhuān)用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。有的芯片公司還有自己的標(biāo)準(zhǔn)，對(duì)HDLC的CRC(循環(huán)冗余碼校驗(yàn))序列生成多項(xiàng)式等有不同的規(guī)定。專(zhuān)用于HDLC的ASIC芯片其片內(nèi)數(shù)據(jù)存儲(chǔ)器容量有限，通常只有不多字節(jié)的FIFO(先進(jìn)先出存儲(chǔ)器)可用。對(duì)于某些應(yīng)用來(lái)說(shuō)，當(dāng)需要擴(kuò)大數(shù)據(jù)緩存的容量時(shí)，只能對(duì)ASIC再外接存儲(chǔ)器或其他電路，ASIC的簡(jiǎn)單易用性就被抵銷(xiāo)掉了。HDLC的軟件編程方法功能靈活，通過(guò)修改程序就可以適用于不同的HDLC應(yīng)用。但程序運(yùn)行占用處理器資源多，執(zhí)行速度慢，對(duì)信號(hào)的時(shí)延和同步性不易預(yù)測(cè)。純軟件HDLC一般只能用于個(gè)別路數(shù)的低速信號(hào)處理。

FPGA采用硬件技術(shù)處理信號(hào)，又可以通過(guò)軟件反復(fù)編程使用，能夠兼顧速度和靈活性，并能并行處理多路信號(hào)，實(shí)時(shí)性能能夠預(yù)測(cè)和仿真。

DSP采用軟件技術(shù)處理信號(hào)，也可以反復(fù)編程使用。DSP、FPGA芯片雖成本略微高于ASIC芯片，但具有貨源暢通、可多次編程使用等優(yōu)點(diǎn)。在中小批量通信產(chǎn)品的設(shè)計(jì)生產(chǎn)中，用FPGA和DSP實(shí)現(xiàn)HDLC功能是一種值得采用的方法。

HDLC的幀結(jié)構(gòu)和CRC校驗(yàn)

為了使FPGA的設(shè)計(jì)能夠?qū)崿F(xiàn)HDLC的基本功能并能按照各項(xiàng)標(biāo)準(zhǔn)的規(guī)定靈活采用不同的CRC校驗(yàn)算法，首先看一下HDLC基本的幀結(jié)構(gòu)形式。

HDLC是面向比特的鏈路控制規(guī)程，其鏈路監(jiān)控功能通過(guò)一定的比特組合所表示的命令和響應(yīng)來(lái)實(shí)現(xiàn)，這些監(jiān)控比特和信息比特一起以幀的形式傳送。以下是ISO/IEC3309標(biāo)準(zhǔn)規(guī)定的HDLC的基本幀結(jié)構(gòu)。

其他的HDLC標(biāo)準(zhǔn)也有類(lèi)似的幀結(jié)構(gòu)。每幀的起始和結(jié)束以"7E"(01111110)做標(biāo)志，兩個(gè)"7E"之間為數(shù)據(jù)段(含地址數(shù)據(jù)、控制數(shù)據(jù)、信息數(shù)據(jù))和幀校驗(yàn)序列。幀校驗(yàn)采用CRC算法，對(duì)除了插入的"零"以外的所有數(shù)據(jù)進(jìn)行校驗(yàn)。為了避免將數(shù)據(jù)中的"7E"誤為標(biāo)志，在發(fā)送端和接收端要相應(yīng)地對(duì)數(shù)據(jù)流和幀校驗(yàn)序列進(jìn)行"插零"及"刪零"操作。

用FPGA+DSP實(shí)現(xiàn)HDLC功能

對(duì)FPGA器件進(jìn)行功能設(shè)計(jì)一般采用的是"ToptoDown"("從頂?shù)降?quot;)的方法，亦即根據(jù)要求的功能先設(shè)計(jì)出頂層的原理框圖，該圖通常由若干個(gè)功能模塊組成。再把各個(gè)模塊細(xì)化為子模塊，對(duì)較復(fù)雜的設(shè)計(jì)還可把各子模塊分成一層層的下級(jí)子模塊，各層的功能可以用硬件描述語(yǔ)言或電路圖來(lái)實(shí)現(xiàn)。

DSP的設(shè)計(jì)則是按軟件順序執(zhí)行的方法，主函數(shù)調(diào)用子函數(shù)，還可以把子函數(shù)分成下級(jí)子函數(shù)，目前的DSP設(shè)計(jì)軟件主要是用C語(yǔ)言來(lái)完成。

HDLC協(xié)議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA來(lái)收數(shù)據(jù)，之后判斷幀頭“7E”及本機(jī)地址，如果是發(fā)給本機(jī)的數(shù)據(jù)，則對(duì)后續(xù)數(shù)據(jù)進(jìn)行判斷，如果有5個(gè)連“1”且后一位數(shù)據(jù)為“0”則將其后的一個(gè)“0”刪除，刪零后將數(shù)據(jù)存入FIFO中，收到幀尾“7E”時(shí)給出收結(jié)束標(biāo)志;然后由DSP讀收結(jié)束標(biāo)志，如果標(biāo)志為“1”讀空FIFO，清標(biāo)志位，將數(shù)據(jù)內(nèi)容進(jìn)行CRC校驗(yàn)。

HDLC發(fā)送端：首先由DSP將數(shù)據(jù)寫(xiě)入FPGA的FIFO之后，DSP給出標(biāo)志;FPGA收到標(biāo)志后，先發(fā)送幀頭“7E”，然后發(fā)送數(shù)據(jù)，如果數(shù)據(jù)中有5個(gè)連“1”則在其后插入1個(gè)“0”，數(shù)據(jù)發(fā)送結(jié)束后發(fā)送幀尾“7E”。

FPGA設(shè)計(jì)

FPGA中實(shí)現(xiàn)的主要是鏈路層協(xié)議完成HDLC數(shù)據(jù)接口的收發(fā)，并完成與DSP的數(shù)據(jù)交互，該電路由接口模塊interface、HDLC數(shù)據(jù)發(fā)送模塊transmitter和HDLC數(shù)據(jù)接收模塊receiver三部分組成。

FPGA接口模塊interface

interface模塊的主要功能是：DSP通過(guò)數(shù)據(jù)、地址總線和讀寫(xiě)信號(hào)向FPGA讀寫(xiě)并行數(shù)據(jù)。

在本例中數(shù)據(jù)總線的寬度取決于所使用的DSP的數(shù)據(jù)位。由于目前DSP處理器的多為64位或32位，而完成數(shù)據(jù)交互使用8位就夠了，因此這里采用8位的數(shù)據(jù)總線cpu_data[7..0]。地址總線包括譯碼選通發(fā)送FIFO和接收FIFO的寄存器地址，命令寄存器和狀態(tài)寄存器。

對(duì)于DSP來(lái)說(shuō)，F(xiàn)PGA可以看成是一個(gè)普通芯片，通過(guò)片選CS/、讀寫(xiě)信號(hào)RD/和WR/，就可以選中FPGA并對(duì)其進(jìn)行讀寫(xiě)操作。

當(dāng)FPGA需要向DSP傳遞信息時(shí)，中斷信號(hào)輸出端interrupt/變?yōu)榈碗娖剑珼SP響應(yīng)后可到FPGA中的狀態(tài)寄存器去讀取詳細(xì)的中斷信息并做出相應(yīng)的處理。

FPGA數(shù)據(jù)發(fā)送模塊HDLC_Send

HDLC_Send模塊的主要功能是：對(duì)HDLC產(chǎn)生內(nèi)部數(shù)據(jù)發(fā)送時(shí)鐘tx_clk;鎖存DSP寫(xiě)入FIFO的發(fā)送數(shù)據(jù)并按指定時(shí)序啟動(dòng)發(fā)送;在發(fā)送數(shù)據(jù)段前加上"7E"起始標(biāo)志;對(duì)發(fā)送的數(shù)據(jù)及CRC計(jì)算結(jié)果進(jìn)行"插零"操作并附上"7E"結(jié)束標(biāo)志把結(jié)果輸出(見(jiàn)圖1)。

txhdlc模塊由發(fā)送數(shù)據(jù)子模塊、標(biāo)志數(shù)據(jù)插零子模塊及“7E”發(fā)送等模塊組成。

HDLC的數(shù)據(jù)發(fā)送時(shí)鐘tx_clk由外部輸入時(shí)鐘分頻得到，能以高于比特發(fā)送的速度執(zhí)行對(duì)內(nèi)部操作。

待發(fā)送數(shù)據(jù)是由外DSP通過(guò)interface模塊寫(xiě)入指定地址的緩沖存儲(chǔ)器的。在HDLC中，可以選用的緩沖存儲(chǔ)器類(lèi)型有FIFO存儲(chǔ)器、DPRAM存儲(chǔ)器、移位寄存器等。在本設(shè)計(jì)中，發(fā)送數(shù)據(jù)的存儲(chǔ)使用的FIFO存儲(chǔ)器。使用這種寄存器的優(yōu)點(diǎn)是：只對(duì)一個(gè)FIFO入口地址進(jìn)行操作，簡(jiǎn)化FPGA設(shè)計(jì)。DSP向FPGA寫(xiě)完數(shù)據(jù)后，向狀態(tài)寄存器寫(xiě)標(biāo)志，表示數(shù)據(jù)發(fā)完可以發(fā)送，

發(fā)送的數(shù)據(jù)CRC的計(jì)算結(jié)果附在數(shù)據(jù)后面，再經(jīng)"插零"后附上"7E"標(biāo)志就可輸出。發(fā)送數(shù)據(jù)子模塊監(jiān)視著每一個(gè)串行移出的數(shù)據(jù)，當(dāng)發(fā)現(xiàn)數(shù)據(jù)流中出現(xiàn)5個(gè)連“1”時(shí)，就輸出控制信號(hào)1f_detect/暫停數(shù)據(jù)移位，此時(shí)子模塊zero_insert向數(shù)據(jù)流插入一個(gè)"0"比特。數(shù)據(jù)發(fā)送完畢后，“7E”發(fā)送子模塊發(fā)出"7E"作為結(jié)束標(biāo)志，同時(shí)清除標(biāo)志位。

FGPA數(shù)據(jù)接收模塊HDLC_Receiver

HDLC_Receiver模塊的主要功能是：接收HDLC數(shù)據(jù)和時(shí)鐘，并用時(shí)鐘采樣數(shù)據(jù);在接收的數(shù)據(jù)流中檢測(cè)有無(wú)“7E”及本機(jī)地址標(biāo)志，如果有則接收數(shù)據(jù)，當(dāng)檢測(cè)到數(shù)據(jù)流中有“1F”信號(hào)，并后一個(gè)數(shù)據(jù)是“0”時(shí)，對(duì)數(shù)據(jù)進(jìn)行“刪零”操作;對(duì)經(jīng)“刪零”后的數(shù)據(jù)寫(xiě)入收FIFO;收到尾“7E”后，置收標(biāo)志位，向interface模塊發(fā)出rx_data_ready信號(hào)，當(dāng)DSP通過(guò)中斷接收到結(jié)束標(biāo)志后，讀入數(shù)據(jù)，清標(biāo)志位，檢查CRC校驗(yàn)值是否正確。

rxhdlc模塊由接收數(shù)據(jù)子模塊rx_data、標(biāo)志檢測(cè)子模塊7e_detector、數(shù)據(jù)刪零子模塊zero_delete等組成。對(duì)比HDLC_receive模塊和HDLC_Send模塊，雖然兩者一些子模塊的功能是相逆的，但原理類(lèi)似，不再重復(fù)說(shuō)明。在HDLC_Receiver模塊中采用了FIFO來(lái)作為HDLC接收數(shù)據(jù)緩存器，因此FPGA內(nèi)部收數(shù)據(jù)和DSP讀數(shù)據(jù)通過(guò)各自的讀寫(xiě)口進(jìn)行。

FPGA中的接收超時(shí)判斷功能

當(dāng)由于意外情況在總線上出現(xiàn)不完整數(shù)據(jù)時(shí)，需對(duì)接收數(shù)據(jù)進(jìn)行超時(shí)判斷，已防止在收到幀頭“7E”后長(zhǎng)時(shí)間未收到后續(xù)數(shù)據(jù)或尾“7E”時(shí)，死等數(shù)據(jù)，導(dǎo)致錯(cuò)判，使用的策略是：當(dāng)收到“7E”及本機(jī)地址后，啟動(dòng)計(jì)數(shù)器，計(jì)數(shù)時(shí)間長(zhǎng)于最長(zhǎng)幀一倍左右，如果從計(jì)時(shí)開(kāi)始到計(jì)時(shí)結(jié)束未收到“7E”則判超時(shí)，重新接收數(shù)據(jù);而如果在計(jì)時(shí)時(shí)間內(nèi)收到“7E”則清零計(jì)數(shù)器，將數(shù)據(jù)存入收FIFO。

DSP軟件的內(nèi)容主要包括send模塊和receive模塊和CRC校驗(yàn)?zāi)K。

DSP功能

DSP中的功能主要分為HDLC接收，HDLC發(fā)送。

DSP中的HDLC接收

DSP從FPGA接收到完成收標(biāo)志后，接收數(shù)據(jù)，然后清FPGA標(biāo)志位，將接收到的數(shù)據(jù)進(jìn)行CRC校驗(yàn)后解幀，根據(jù)數(shù)據(jù)幀內(nèi)容完成相關(guān)操作。

DSP中的HDLC發(fā)送

DSP將數(shù)據(jù)發(fā)送給FPGA，發(fā)送結(jié)束后，置FPGA發(fā)送完成標(biāo)志位。DSP完成收數(shù)后還要進(jìn)行CRC校驗(yàn)及解幀等操作，這就要根據(jù)具體的協(xié)議進(jìn)行。

具體實(shí)現(xiàn)

根據(jù)上述設(shè)計(jì)方法，已成功地實(shí)現(xiàn)了HDLC電路的設(shè)計(jì)。設(shè)計(jì)輸入在Altera公司的Quartus8.0版本及CCS3.0的軟件平臺(tái)上進(jìn)行。首先考慮擬設(shè)計(jì)的電路需要多少內(nèi)部存儲(chǔ)器、工作速率多少、對(duì)外部處理器的接口有何要求等。根據(jù)這些考慮，以電路圖及DSPC語(yǔ)言結(jié)合的方法進(jìn)行設(shè)計(jì)輸入。對(duì)于時(shí)序電路，主要采用電路圖輸入的方法。

FPGA芯片選用的是Altera公司的ACEX1K系列。該系列是Altera公司面向通信和消費(fèi)類(lèi)數(shù)字產(chǎn)品推出的低功耗、高密度的高性能FPGA集成電路，具有可與ASIC相比擬的價(jià)位。DSP使用TI公司TMS320C5416，該芯片集成度高，結(jié)構(gòu)簡(jiǎn)單，體積小可靠性高，價(jià)格低，可以裝入各種儀器儀表及控制裝置中，易于產(chǎn)品化。設(shè)計(jì)出的具有HDLC功能的FPGA芯片已應(yīng)用于導(dǎo)航設(shè)備樣機(jī)的有線通訊鏈路中，成功實(shí)現(xiàn)了雙向數(shù)據(jù)通信。

結(jié)語(yǔ)

基于軟件編程與FPGA來(lái)共同實(shí)現(xiàn)HDLC協(xié)議，方法靈活、速度快。適合于DSP+FPGA的數(shù)字硬件平臺(tái)的接口設(shè)計(jì)，實(shí)現(xiàn)后可靠有效。