用于系統(tǒng)級(jí)芯片的納米晶非易失性存儲(chǔ)器

基于不斷發(fā)展的硅技術(shù)的集成電路使得集成了若干模塊的復(fù)雜SoC的制造得以實(shí)現(xiàn)。最早的SoC是微控制器，其中包括CPU、緩存SDRAM和用于連接傳感器和制動(dòng)器(actuator)的外設(shè)模塊。非易失性存儲(chǔ)器即使在系統(tǒng)斷電時(shí)也能保存信息，已經(jīng)在很多年前就嵌入到SoC中了，最初是用在摩托羅拉公司1982推出的MC68HC11中。這種微控制器用在很多汽車、工業(yè)和消費(fèi)應(yīng)用中，包括汽車引擎蓋內(nèi)這種惡劣的環(huán)境。

從用戶來(lái)看，數(shù)據(jù)和代碼都可以存儲(chǔ)在非易失性存儲(chǔ)器中。盡管最初提供了可字節(jié)擦除的EEPROM和塊可擦除的閃存EEPROM，但當(dāng)前的SoC僅提供閃存EEPROM用于代碼和數(shù)據(jù)存儲(chǔ)，因?yàn)槠洳脸螖?shù)已經(jīng)增加到大于100,000次，這已經(jīng)足夠了。在SoC中嵌入閃存的好處包括快速的隨機(jī)存取，速度在15~20納秒之間，并且信息存儲(chǔ)安全，不會(huì)為程序破譯者留下任何可見(jiàn)的物理代碼痕跡。

為在SoC中獲得非易失性存儲(chǔ)，廠商對(duì)CMOS邏輯基線工藝(baseline process)進(jìn)行修改，以將制造閃存EEPROM位元(bitcell)所必要的工藝步驟以及支持器件，如外圍高壓晶體管包括進(jìn)去。嵌入式NVM設(shè)計(jì)的技術(shù)性在于對(duì)用戶功能需求、可制造性和可靠性之間進(jìn)行平衡。

邏輯擴(kuò)展和浮柵NVM

大多數(shù)的傳統(tǒng)嵌入式非易失性存儲(chǔ)器基于在“浮柵”中的電荷存儲(chǔ)的原理，浮柵是完全封閉在像二氧化硅這樣的絕緣體內(nèi)的多晶硅。信息按存儲(chǔ)在浮柵上的電荷數(shù)進(jìn)行編碼，通過(guò)熱載流子注入或“經(jīng)過(guò)”絕緣體的量子力學(xué)隧道技術(shù)移入或移出在浮柵上的電荷，來(lái)對(duì)信息進(jìn)行改變。這些操作需要大約±9V的較高電壓，這個(gè)電壓通常由片上的電荷泵來(lái)產(chǎn)生。

近幾年來(lái)，產(chǎn)業(yè)界發(fā)現(xiàn)在浮柵周圍的絕緣體厚度有限，大約為8到10納米，不能獲得足夠的可靠性。因此，為實(shí)現(xiàn)嵌入式閃存，能應(yīng)對(duì)±9V寫(xiě)/擦除電壓的相對(duì)較低性能的高壓晶體管必須與高性能低壓(≈1V)和輸入/輸出(2.2V或3.3V)晶體管配對(duì)。如果需要很短的讀取訪問(wèn)時(shí)間，高壓晶體管占用的面積會(huì)比電荷存儲(chǔ)“位元”占用的面積大很多，這會(huì)導(dǎo)致嵌入閃存EEPROM將占用很大的硅片面積。

離散電荷存儲(chǔ)選擇與局限

基于浮柵的閃存位元的主要局限是，其周圍的絕緣體的一個(gè)缺陷就會(huì)導(dǎo)致全部電荷丟失。因此，在針對(duì)高可靠性應(yīng)用的很多SoC中，都采用了錯(cuò)誤校正。另外一個(gè)增加閃存的可靠性的可選方法是用包含很多離散電荷存儲(chǔ)區(qū)域的薄膜來(lái)替代浮柵。這種薄膜可以首先制造成夾層結(jié)構(gòu)：可以存儲(chǔ)大量電荷的氮化硅或氧硫化硅層，兩邊是二氧化硅層(SONOS)，然后在兩個(gè)二氧化硅層之間嵌入硅或金屬納米晶。

氮化硅的集成與基線CMOS工藝非常兼容，因此最近幾年作為離散電荷存儲(chǔ)的一種選擇受到歡迎。SONOS器件的局限性在于，為使其可以在低電壓下可工作，氮化物下面的介電材料的厚度必須大大地降低到1~2納米的范圍。這樣薄的介電閃存位元在閃存大量的編程和擦除應(yīng)用后，將受制于電荷增益的不足。一些公司通過(guò)大大地增加底部的介電材料厚度到7~8納米，來(lái)嘗試解決電荷增益問(wèn)題。然而，對(duì)于這樣厚的介電材料，電子將不能通過(guò)量子力學(xué)在氮化物中出入，因此必須在氮化物中注入熱孔(hot hole)來(lái)轉(zhuǎn)移電荷。熱孔的注入會(huì)導(dǎo)致介電材料嚴(yán)重劣化，導(dǎo)致閃存位元嚴(yán)重的可靠性問(wèn)題，特別是對(duì)于用在惡劣的汽車環(huán)境中。

納米晶閃存的性能

另一方面，利用硅材料或金屬納米晶制造的閃存存儲(chǔ)器很容易克服氮化物帶來(lái)的局限性。來(lái)自不同公司的研究者都已經(jīng)能使用可量產(chǎn)的設(shè)備來(lái)產(chǎn)生可反復(fù)制造的硅納米晶。這些納米晶的直徑為5~10納米，可以使用前面在硅浮柵中采用的相同物理機(jī)制來(lái)充電或放電。由于在每個(gè)位元的冗余電荷存儲(chǔ)，絕緣材料可以在 8~10納米和5~6納米之間變化，依然能采用量子力學(xué)隧道技術(shù)在低電壓下擦除。較低的寫(xiě)/擦除電壓可以使閃存模塊面積更低。而且，因?yàn)闆](méi)有影響浮柵的電容耦合效應(yīng)，納米晶位元門檻電壓的分布可以比浮柵窄40%，因此可以采用更低的讀取電壓。

架構(gòu)選擇

第一款實(shí)驗(yàn)性的納米晶閃存測(cè)試芯片采用傳統(tǒng)的NOR共源架構(gòu)(1T)，4到24兆位密度，并對(duì)電荷保持能力進(jìn)行了深入的研究。通過(guò)采用分離柵結(jié)構(gòu) (1.5T)實(shí)現(xiàn)更大的成本降低，在這種架構(gòu)中，溝道區(qū)域由電荷存儲(chǔ)區(qū)與一個(gè)帶薄氧化物的選擇柵共享，這里的氧化物通常與SoC中的低電壓高性能晶體管中用的氧化物相同。在這種位元結(jié)構(gòu)中，在讀操作期間只有選擇柵被切換，以選擇或取消選擇存儲(chǔ)器陣列中的一個(gè)位元，實(shí)現(xiàn)快速的讀操作。

此外，分離柵架構(gòu)通過(guò)兩種方法減小閃存模塊面積：首先，1.5T位元將位元的讀側(cè)和編程側(cè)分開(kāi)，允許在數(shù)據(jù)位線上利用高性能低電壓晶體管作為在存儲(chǔ)器陣列上的選擇晶體管，可以減少非存儲(chǔ)器晶體管占用的面積;其次，所有閃存相關(guān)的操作，即編程、擦除和讀操作都可以使用單極電壓來(lái)執(zhí)行，對(duì)基于N溝道的閃存用正電壓，這樣就減少電荷泵站用的硅片面積?；谶@些1.5T位單元的陣列設(shè)計(jì)一直在基于浮柵的存儲(chǔ)器中很受歡迎，但是基于納米晶的1.5T位單元具有額外的優(yōu)勢(shì)，可以在電荷存儲(chǔ)區(qū)之上提供獨(dú)立的柵控制(控制柵)，實(shí)現(xiàn)更低密度和更快讀取的性能優(yōu)化。

32納米可擴(kuò)展性

將納米閃存縮小到32納米以及以下尺寸的關(guān)鍵是獲得納米晶尺寸的高度一致性，以及改善覆蓋納米晶的沉積介電材料的質(zhì)量。納米晶尺寸的一致性取決于納米晶生長(zhǎng)參數(shù)，可以進(jìn)行優(yōu)化獲得納米晶尺寸的緊湊分布。覆蓋納米晶上面的沉積介電材料的質(zhì)量可以通過(guò)采用不同的廣為人知的方法來(lái)大大地提高，例如高溫退火、氮的結(jié)合、沉積速度調(diào)整等等。對(duì)于1.5T器件，將薄的氧化物用于選擇柵，通過(guò)降低短溝道效應(yīng)可以幫助縮減到32納米以及更低。

本文小結(jié)

總之，人們將硅納米晶作為在微控制器中集成非易失性閃存的電荷存儲(chǔ)介質(zhì)進(jìn)行了研究，現(xiàn)在制造工藝已經(jīng)足夠成熟，重復(fù)的納米晶生長(zhǎng)已經(jīng)不是問(wèn)題。使用納米晶實(shí)現(xiàn)的優(yōu)勢(shì)包括改善可靠性和減小硅片尺寸，這些都使其成為下一代嵌入式微控制器的一個(gè)非常具有吸引力的選擇。當(dāng)前的工作是優(yōu)化滿足客戶對(duì)性能和可靠性要求的陣列架構(gòu)，以及基于硅納米晶微控制器的產(chǎn)品化。