芯片設(shè)計(jì)中數(shù)?;旌霞呻娐吩O(shè)計(jì)流程
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芯片設(shè)計(jì)包含很多流程,每個(gè)流程的順利實(shí)現(xiàn)才能保證芯片設(shè)計(jì)的正確性。因此,對(duì)芯片設(shè)計(jì)流程應(yīng)當(dāng)具備一定了解。本文將講解芯片設(shè)計(jì)流程中的數(shù)字集成電路設(shè)計(jì)、模擬集成電路設(shè)計(jì)和數(shù)?;旌霞呻娐吩O(shè)計(jì)三種設(shè)計(jì)流程。
數(shù)字集成電路設(shè)計(jì)多采用自頂向下設(shè)計(jì)方式,首先是系統(tǒng)的行為級(jí)設(shè)計(jì),確定芯片的功能、性能,允許的芯片面積和成本等。然后是進(jìn)行結(jié)構(gòu)設(shè)計(jì),根據(jù)芯片的特點(diǎn),將其劃分成接口清晰、相互關(guān)系明確的、功能相對(duì)獨(dú)立的子模塊。接著進(jìn)行邏輯設(shè)計(jì),這一步盡量采用規(guī)則結(jié)構(gòu)來(lái)實(shí)現(xiàn),或者利用已經(jīng)驗(yàn)證過(guò)的邏輯單元。接下來(lái)是電路級(jí)設(shè)計(jì),得到可靠的電路圖。最后就是將電路圖轉(zhuǎn)換成版圖。
系統(tǒng)功能描述主要確定集成電路規(guī)格并做好總體設(shè)計(jì)方案。其中,系統(tǒng)規(guī)范主要是針對(duì)整個(gè)電子系統(tǒng)性能的描述,是系統(tǒng)最高層次的抽象描述,包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝等。功能設(shè)計(jì)主要確定系統(tǒng)功能的實(shí)現(xiàn)方案,通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖,附上簡(jiǎn)單的文字,這樣能更清晰的描述設(shè)計(jì)功能和內(nèi)部結(jié)構(gòu)。
為了使整個(gè)設(shè)計(jì)更易理解,一般在描述設(shè)計(jì)可見(jiàn)功能之后,對(duì)系統(tǒng)內(nèi)部各個(gè)模塊及其相互連接關(guān)系也進(jìn)行描述。描述從系統(tǒng)應(yīng)用角度看,需要說(shuō)明該設(shè)計(jì)適用場(chǎng)合、功能特性、在輸入和輸出之間的數(shù)據(jù)變換。
邏輯設(shè)計(jì)是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果,有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果。依據(jù)設(shè)計(jì)規(guī)范完成模塊寄存器傳輸級(jí)代碼編寫(xiě),并保證代碼的可綜合、清晰簡(jiǎn)潔、可讀性,有時(shí)還要考慮模塊的復(fù)用性。隨后進(jìn)行功能仿真和FPGA 驗(yàn)證,反復(fù)調(diào)試得到可靠的源代碼。其中,還要對(duì)邏輯設(shè)計(jì)的RTL 級(jí)電路設(shè)計(jì)進(jìn)行性能及功能分析,主要包括代碼風(fēng)格、代碼覆蓋率、性能、可測(cè)性和功耗評(píng)估等。
電路設(shè)計(jì)大體分為邏輯實(shí)現(xiàn)、版圖前驗(yàn)證和版圖前數(shù)據(jù)交付三個(gè)階段。邏輯實(shí)現(xiàn)將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn),即用芯片制造商提供的標(biāo)準(zhǔn)電路單元加上時(shí)間約束等條件,使用盡可能少的元件和連線(xiàn)完成從RTL描述到綜合庫(kù)單元之間的映射,得到一個(gè)在面積和時(shí)序上滿(mǎn)足需求的門(mén)級(jí)網(wǎng)表。
時(shí)鐘樹(shù)插入也將在邏輯實(shí)現(xiàn)中完成,插入時(shí)鐘樹(shù)后,再進(jìn)行邏輯綜合、功耗優(yōu)化和掃描鏈插入后得到門(mén)級(jí)網(wǎng)表,并通過(guò)延遲計(jì)算得到相關(guān)標(biāo)準(zhǔn)延時(shí)格式(SDF)文件。版圖前驗(yàn)證利用邏輯實(shí)現(xiàn)得到的相關(guān)門(mén)級(jí)網(wǎng)表和SDF文件,進(jìn)行門(mén)級(jí)邏輯仿真和測(cè)試綜合,包括靜態(tài)時(shí)序仿真、動(dòng)態(tài)仿真、功耗分析、自動(dòng)測(cè)試圖形生成等,經(jīng)過(guò)版圖前驗(yàn)證得到的電路設(shè)計(jì)門(mén)級(jí)網(wǎng)表必須要滿(mǎn)足一定的時(shí)序/功耗約束要求。
物理設(shè)計(jì)就是版圖設(shè)計(jì)。將綜合得到的網(wǎng)表和時(shí)序約束文件導(dǎo)入EDA軟件中,進(jìn)行布局布線(xiàn),生成符合設(shè)計(jì)要求的Layout,在完成了全部的Layout之后,利用相關(guān)提取軟件進(jìn)行寄生參數(shù)提取,并重新反饋到物理實(shí)現(xiàn)的布局布線(xiàn)軟件中,進(jìn)行時(shí)序計(jì)算和重新優(yōu)化,直得到滿(mǎn)意的時(shí)序結(jié)果為止。
這時(shí)可以生產(chǎn)包含精確寄生信息的SDF文件,與布局布線(xiàn)后生成的網(wǎng)表一道進(jìn)行時(shí)序分析。時(shí)序分析通過(guò)后,就可以導(dǎo)出布局布線(xiàn)后的GDS格式的版圖數(shù)據(jù),供后續(xù)流程使用。在版圖設(shè)計(jì)完成之后,非常重要的一步工作就是版圖驗(yàn)證。版圖驗(yàn)證保證了芯片依照其設(shè)計(jì)功能準(zhǔn)確無(wú)誤地實(shí)現(xiàn),主要包括設(shè)計(jì)規(guī)則檢查(DRC)、電路版圖對(duì)照檢查(LVS)、版圖的電路提取(NE)、電學(xué)規(guī)則檢查(ERC)和寄生參數(shù)提取(PE)。
芯片設(shè)計(jì)十分值得大家關(guān)注,為保證芯片設(shè)計(jì)的正確性,我們應(yīng)當(dāng)了解每一個(gè)芯片設(shè)計(jì)流程。本文,將向大家簡(jiǎn)單介紹芯片設(shè)計(jì)流程中的模擬集成電路設(shè)計(jì),希望大家通過(guò)本文對(duì)芯片設(shè)計(jì)的模擬集成電路設(shè)計(jì)有個(gè)模糊認(rèn)識(shí)。其中每個(gè)步驟的具體做法,小編將在后續(xù)文章中為大家介紹。
早在20世紀(jì)80年代初期,就有人預(yù)言模擬電路即將消失。當(dāng)時(shí),數(shù)字信號(hào)處理算法的功能日益增強(qiáng),而VLSI技術(shù)的發(fā)展又使得在一塊芯片上集成數(shù)百萬(wàn)、上千萬(wàn)個(gè)晶體管成為可能。由于這些算法可以在硅片上緊湊而有效的實(shí)現(xiàn),所以許多傳統(tǒng)上采用模擬電路形式來(lái)實(shí)現(xiàn)的功能很容易在數(shù)字領(lǐng)域內(nèi)完成,例如,數(shù)字音頻和無(wú)線(xiàn)蜂窩電話(huà)。
完成一個(gè)模擬集成電路的設(shè)計(jì),需要多個(gè)步驟,具體包括:①規(guī)格定義;②電路結(jié)構(gòu)選擇以及工藝確定;③具體電路設(shè)計(jì);④電路仿真;⑤版圖設(shè)計(jì);⑥版圖驗(yàn)證;⑦后仿真?;旌闲盘?hào)集成電路設(shè)計(jì)對(duì)數(shù)字電路和模擬電路做整體上的考慮以及驗(yàn)證,這將面臨許多挑戰(zhàn)和困難。
傳統(tǒng)的混合信號(hào)集成電路設(shè)計(jì)是采用有底向上的方法,用SPICE 等電路仿真器對(duì)混合電路中的模擬元件進(jìn)行設(shè)計(jì),用數(shù)字電路仿真器對(duì)數(shù)字電路部分進(jìn)行仿真。然后通過(guò)手工建立網(wǎng)表,對(duì)數(shù)字和模擬電路的協(xié)同工作進(jìn)行設(shè)計(jì)驗(yàn)證。然而,模擬電路和數(shù)字電路之間協(xié)同工作的驗(yàn)證比較困難,因此用這種傳統(tǒng)設(shè)計(jì)方法仿真和驗(yàn)證整個(gè)混合電路系統(tǒng)既費(fèi)時(shí),又不精確,特別對(duì)于復(fù)雜度越來(lái)越大的系統(tǒng)而言,這種缺陷更顯突出。
隨著EDA 技術(shù)的飛速發(fā)展,混合信號(hào)集成電路設(shè)計(jì)推進(jìn)到了自頂向下的設(shè)計(jì)流程。該流程同數(shù)字系統(tǒng)自頂向下的流程相似,但與純數(shù)字系統(tǒng)的結(jié)構(gòu)有所不同,這是因?yàn)榛旌舷到y(tǒng)模擬部分仍然需要自底向上的設(shè)計(jì),需要更多的時(shí)間和豐富的知識(shí)與經(jīng)驗(yàn)。因此,研究如何采用通用的設(shè)計(jì)方法和共有的約束與資源來(lái)建立混合系統(tǒng),是十分有價(jià)值的。
混合信號(hào)集成電路的基本設(shè)計(jì)流程主要包括設(shè)計(jì)規(guī)劃、系統(tǒng)級(jí)設(shè)計(jì)、模擬電路/數(shù)字電路劃分、電路級(jí)設(shè)計(jì)與仿真、版圖級(jí)設(shè)計(jì)與仿真等。研究和開(kāi)發(fā)混合信號(hào)集成電路首先應(yīng)從市場(chǎng)需求出發(fā),選定一個(gè)研究開(kāi)發(fā)的目標(biāo),然后確定混合信號(hào)集成電路的系統(tǒng)定義、系統(tǒng)指標(biāo),在此基礎(chǔ)上開(kāi)發(fā)和選擇合適的算法。在這個(gè)階段,需要根據(jù)電路的功能將模擬電路和數(shù)字電路劃分開(kāi)來(lái)。數(shù)字電路用來(lái)處理離散的信號(hào),模擬電路則處理連續(xù)的信號(hào)。
電路可以通過(guò)具體的元器件,例如,運(yùn)算放大器、晶體管、電容器、邏輯門(mén)等來(lái)表征?;旌闲盘?hào)集成電路包括數(shù)字和模擬兩部分,其中模擬電路一般全定制設(shè)計(jì),采用自底向上的設(shè)計(jì)流程,進(jìn)行全定制版圖設(shè)計(jì)、驗(yàn)證、仿真;數(shù)字電路一般采用自頂向下的設(shè)計(jì)流程,進(jìn)行寄存器傳輸級(jí)描述、寄存器傳輸級(jí)仿真、測(cè)試、綜合、門(mén)級(jí)仿真。然后,將兩種電路放在混合信號(hào)驗(yàn)證平臺(tái)中進(jìn)行混合仿真。
這種混合仿真可以是寄存器傳輸級(jí)的數(shù)字電路與晶體管級(jí)的模擬電路的混合仿真,也可以是門(mén)級(jí)或晶體管級(jí)的數(shù)字電路與模擬電路的混合仿真。目前設(shè)計(jì)者主要采用由Mentor Graphics、Synopsys 和Cadence 三大EDA 工具供應(yīng)商提供的模擬和混合信號(hào)工具和技術(shù)進(jìn)行混合仿真。
在這兩個(gè)階段,將整合后的電路級(jí)設(shè)計(jì),結(jié)合相關(guān)物理實(shí)現(xiàn)工藝,進(jìn)行對(duì)相關(guān)模擬電路和數(shù)字電路的版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查、版圖驗(yàn)證、寄生參數(shù)提取等工作。之后通過(guò)相關(guān)的混合信號(hào)驗(yàn)證平臺(tái)對(duì)整個(gè)系統(tǒng)進(jìn)行混合信號(hào)電路的后仿真。在后仿真完成后,就可以將幾何數(shù)據(jù)標(biāo)準(zhǔn)(GDSII)格式的文件送到制板廠做掩膜板,制作完成后便可上流水線(xiàn)流片。