一種嵌入式高性能比較器

1 引言

按一般原理，比較器將輸入信號進(jìn)行比較，得到數(shù)字邏輯部分能夠識別的數(shù)字信號[1]。 它是A/D 轉(zhuǎn)換器的核心單元，其精度、速度等指標(biāo)直接影響整個A/D 轉(zhuǎn)換器的性能。在轉(zhuǎn)換器中通常采用比較器級聯(lián)的結(jié)構(gòu)，這種結(jié)構(gòu)能夠提高速度、保證分辨率、降低延時和功率 消耗，同時它對輸入電壓范圍、輸入電阻以及電路面積也有很大的影響。此外，由于器件失 配、電壓范圍受限制等影響精度的因素的存在，引入失調(diào)校準(zhǔn)技術(shù)則是必不可少的步驟[2-8]。

就一個速度為 1MS/s、10-bit 的逐次逼近型A/D 轉(zhuǎn)換器來說，其比較器的精度要求至少應(yīng)達(dá)到1/2LSB，即0.5mV，轉(zhuǎn)換速率在10MHz 以上[2]?？紤]到設(shè)計(jì)余量，本文所論及的比 較器能夠分辨0.2mV 的電壓，速度能達(dá)到20MHz，而功耗僅為8μW，其能滿足嵌入式A/D 轉(zhuǎn)換器高精度、中速，低功耗之性能要求的優(yōu)勢顯而易見。 在本文中，我們首先介紹比較器的基本結(jié)構(gòu)，稍后再對比較器各級的具體電路加以分析， 最后給出結(jié)果分析。

2 電路結(jié)構(gòu)分析

級聯(lián)結(jié)構(gòu)的比較器逐級放大輸入信號，使之放大到數(shù)字電路可以識別的幅度。這樣就可 以避免由于比較器增益過大而引起的運(yùn)行不穩(wěn)定現(xiàn)象。但是，對于一個逐次逼近型的A/D 轉(zhuǎn)換器，為保證一定的速度，比較器級聯(lián)的個數(shù)m 也要符合一定的規(guī)則。

利用公式 m ≈ ln(1/ r)，最終得到m=6,其中r 是分辨率，這里就是1/1024[3]。比較器的恢復(fù)時間是制 約響應(yīng)速度的一大因素，本設(shè)計(jì)中單級比較器的恢復(fù)時間為15ns，而級聯(lián)后為1ns，恢復(fù)時 間明顯縮短，且遠(yuǎn)小于時鐘周期的一半，保證比較器可靠的工作。

本文設(shè)計(jì)的比較器，其前三級是帶有正反饋的差分放大器，它能夠迅速將輸入信號建立 到數(shù)字電路可以處理的幅度，而且它結(jié)構(gòu)簡單，對中、高速比較器來說是較好的選擇[4]，而 與此相比，電路后三級則是簡單的反相器。

另一方面，為達(dá)到10-bit 的分辨率，比較器之間都采用了電容耦合，通過將貯存在電容 上的失調(diào)電壓與輸入疊加來消除失調(diào)電壓。本設(shè)計(jì)采用的是一種混合的失調(diào)校準(zhǔn)技術(shù)，即它 同時使用了輸入失調(diào)校準(zhǔn)（IOS）和輸出失調(diào)校準(zhǔn)（OOS）技術(shù)。IOS 是通過組成單位增益 將失調(diào)電壓貯存在輸入耦合電容，而OOS 則是通過將輸入短接，把失調(diào)電壓存儲在輸出耦 合電容。對于相同的前置放大器，引用OOS 方法可以得到更小的剩余失調(diào)電壓，并且OOS 要比IOS 中的偶合電容小，但是，OOS 的方法通常對前置放大器的增益有著嚴(yán)格的控制， 而IOS 方法中所組成的反饋結(jié)構(gòu)，能夠促使前置放大器進(jìn)入工作區(qū)。因此，人們通常采用 兩種方法的多級結(jié)構(gòu)[5]。

2.1 第一級比較器結(jié)構(gòu)

為了減小比較器小信號輸出的建立時間，通常的規(guī)則是要求第一級比較器具備一定的增 益和足夠大的帶寬[3]。柵極交叉的正反饋可以很大程度的提高電路增益，但是為了更好達(dá)到 指標(biāo)，本設(shè)計(jì)采用兩級運(yùn)放構(gòu)成的比較器。

結(jié)構(gòu)如圖 1 所示， M1，M2 組成出入差分對，M5，M7，M6，M8 構(gòu)成柵極交叉的、帶 有正反饋的負(fù)載，這樣的狀態(tài)可以提高電路的增益，而且M5 和M6 要比M7 和M8 的跨導(dǎo) 小，使得這個電路構(gòu)成弱反饋。至于M3，M4，它們則構(gòu)成第二級正反饋[6]。通過優(yōu)化正反饋中M3~M8 的寬長比，還可以達(dá)到減小靜態(tài)電流，減小相應(yīng)功耗的目的。


對其進(jìn)行交流仿真，得到第一級的增益為 20dB，帶寬為62.5MHz，性能明顯優(yōu)于一級 運(yùn)放，驗(yàn)證了選擇的正確性。

此外，第一級比較器只采用輸出失調(diào)校準(zhǔn)技術(shù)（OOS），并且失調(diào)電壓是通過放大后存 儲在電容上的，在這種情況下，就很容易出現(xiàn)耦合電容飽和現(xiàn)象。為了防止這種結(jié)果的產(chǎn)生， 設(shè)計(jì)者必須要嚴(yán)格的控制第一級的增益[5]。由圖知，這一級比較器是通過兩級運(yùn)放實(shí)現(xiàn)。那么首先計(jì)算第一級的直流電壓增益。假設(shè)



[!--empirenews.page--]圖 3 為其仿真波形， 兩個輸入在時鐘為低電平時各為其值，當(dāng)時鐘轉(zhuǎn)換成高電平時兩者相等。


2.2 第二級比較器的結(jié)構(gòu)

比較器 2 與比較器1 的結(jié)構(gòu)基本相同，差別只是在第一級運(yùn)放的輸入和輸出之間加入了 開關(guān)。當(dāng)控制時鐘為低電平時，比較器輸出與異端輸入端接，進(jìn)行失調(diào)校準(zhǔn)。 假設(shè)開關(guān) S1,S2注入到電容上的電荷失配量為△Q ，C1=C2=C，則剩余的輸入失調(diào) / OS V ∝ ΔQ C 由此可見，增大C 可以減小剩余失調(diào)電壓，但是，增大C 會延長復(fù)位和輸出建立時間， 而且會增大面積，于是我們折中考慮，選取C=544.5fF[5]。這一級放大器的增益為13。

2.3 第三級比較器的結(jié)構(gòu)

該級比較器仍是由兩級運(yùn)放構(gòu)成。第一級運(yùn)放通過采用柵極交叉的弱正反饋結(jié)構(gòu)、優(yōu)化 管子的寬長比，提高了原有電路的增益，但其代價是減小了帶寬。本級放大器的增益為730。 第二級運(yùn)放使用鏡像電路形成單端輸出。

3 結(jié)果分析

3.1 整體仿真

本文所論及的比較器采用 SIMC 0.25μm CMOS 工藝模型，選取電源電壓為2.5V，時鐘 周期為250ns,并且使用Hspice 進(jìn)行瞬態(tài)仿真。設(shè)定Vref=1.25V，Vin 每50ns 變化一次，分別為1.2498V，1.2502V，1.25V，1.2502V，1.2498V，其中當(dāng)0～50ns 時鐘為高電平時，比 較器處于失調(diào)校準(zhǔn)階段。仿真圖4：



3.2 功耗分析

整個比較器的瞬態(tài)電流值見圖 5，由圖可知，在時鐘信號跳變時，會給瞬態(tài)電流一個較 大的沖擊，因此降低時鐘的轉(zhuǎn)換速率可降低功耗。同時功耗是電壓和電流的乘積，降低電源 電壓也能達(dá)到降低功耗的目的。綜合考慮，本設(shè)計(jì)采用占空比為1/5、周期為250ns 的時鐘 信號和2.5V 的電源電壓。另外，本設(shè)計(jì)結(jié)構(gòu)簡單，減少了有效MOS 管的數(shù)量，這也是降 低功耗的又一大因素。通過使用 Cadence 的計(jì)算工具的到平均電流為3.23μA，功耗為8μW。


4 結(jié)論

本文作者的創(chuàng)新點(diǎn)是，將六級比較器級聯(lián)，其中前三級是帶有柵極交叉正反饋的兩級運(yùn) 算放大器，將信號迅速放大，縮短建立時間；整個電路結(jié)構(gòu)簡單，所占面積小；經(jīng)過綜合考 慮，本設(shè)計(jì)采用了周期為250ns 的時鐘信號和2.5V 的電源電壓，大幅度的減低功耗；引入 了輸入失調(diào)校準(zhǔn)（IOS）、輸出失調(diào)校準(zhǔn)（OOS）混合的校準(zhǔn)技術(shù)和自清零技術(shù)，提高比較 器精度。該比較器滿足嵌入式10bit 逐次逼近A/D 轉(zhuǎn)換器高精度、中速、低功耗的性能要求。