高介電質(zhì)材料帶給芯片新體驗(yàn)

在芯片的大部分歷史中，硅一直是其主要組成部分。這在很大程度上是因?yàn)楣钃碛?.1電子伏特(eV)的“Goldilocks”帶隙，這使得硅可以在低電壓下運(yùn)轉(zhuǎn)集成電路，減少電流泄漏。

硅的另一個(gè)主要特征是，它可以用于制造氧化硅形式的實(shí)用“天然”絕緣體。在高介電薄膜十年前接管絕緣體這一工作之前，氧化硅一直成功用作多代芯片硅電路的絕緣體，分離組件并減少柵漏電流。

目前，斯坦福大學(xué)和SLAC國家加速器實(shí)驗(yàn)室的研究人員發(fā)現(xiàn)，一些最受歡迎的高介電質(zhì)材料——即硒化鉿(HfSe2)和硒化鋯(ZrSe2)——在他們薄到二維(2D)材料時(shí)，都擁有與硅相同的完美帶隙。因此，斯坦福大學(xué)的研究人員發(fā)現(xiàn)，便攜硅/二氧化硅組合的二維材料版實(shí)現(xiàn)了世代的芯片設(shè)計(jì)。但在這種情況下，這種組合會(huì)縮小十倍。

Science Advances雜志的研究表明，斯坦福大學(xué)的科學(xué)家們發(fā)現(xiàn)，當(dāng)知名優(yōu)良的高介電薄膜HfSe2和ZrSe2被減薄到一個(gè)大約三個(gè)原子厚的單層時(shí)，它們會(huì)保持一個(gè)約1電子伏特的中等帶隙。這與硅和其他“基極”3D半導(dǎo)體形成鮮明對比，當(dāng)這些半導(dǎo)體被減薄到約5納米以下時(shí)，它們的載流子遷移率開始降低，帶隙開始增加。

“我們制造了幾個(gè)裝置(晶體管)”，斯坦福大學(xué)副教授兼研究合著者Eric Pop在IEEE Spectrum電子郵件采訪中說，“高介電薄膜作為柵極絕緣層和保護(hù)層防止陷阱和缺陷。換句話說，‘原生’高介電薄膜為晶體管操作提供了改進(jìn)的半導(dǎo)體界面。”

典型的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)組成了大多數(shù)現(xiàn)代集成電路的基本構(gòu)建塊。MOSFET由柵極，源極和漏極組成?；旧希琈OSFET是一個(gè)開關(guān)，來自柵極的電壓導(dǎo)通或關(guān)閉源極和漏極之間的電流。

長期以來，MOSFET的設(shè)計(jì)包括在半導(dǎo)體的表面上放置絕緣層，然后將金屬柵極放置在半導(dǎo)體頂部。當(dāng)晶體管接通時(shí)，薄的絕緣層將晶體管的柵極與電流流過的溝道進(jìn)行電隔離。硅用作半導(dǎo)體，氧化硅用作絕緣體。但隨著芯片尺寸的不斷縮小，不得不將硅氧化物制作的很薄，所以它不再是有效的絕緣體，就在這時(shí)，行業(yè)便將目光投向高介電薄膜。

“K”表示介電常數(shù)，指的是材料集中電場的能力。當(dāng)絕緣體的介電常數(shù)更高時(shí)，它可以為相同厚度的絕緣體提供兩個(gè)導(dǎo)電板之間增加的電流容量——存儲(chǔ)更多的電荷。

隨著芯片不斷縮小，雖然高介電薄膜有助于克服絕緣體問題，但這些材料并非硅的“原生”材料(只有二氧化硅才是)。因此，為了處理每種材料原子結(jié)構(gòu)之間的失配，在沉積之前仍然需要另一個(gè)“緩沖層”(如二氧化硅)。

Pop說：“在獲得原生高介電薄膜之前，特別是與2D材料相結(jié)合的，我們可以設(shè)計(jì)極薄的(納米)晶體管，這種晶體管也可以制造得非常短(就柵極長度而言)。高介電薄膜還可以確保，對于這種晶體管而言，低電壓操作是毫無問題的。我們估計(jì)，使用這些2D材料的最短晶體管可能比使用硅，甚至是硅和高介電質(zhì)材料的要小十倍。”

根據(jù)Pop的說法，為了讓這種方法真正成為商業(yè)解決方案，HfSe2和ZrSe2薄膜需要達(dá)到大面積晶圓的規(guī)模，擁有均勻的厚度和結(jié)晶度。此外，需要更好地控制氧化步驟(或任何其他氧化物沉積)，確保良好的均勻性，高質(zhì)量絕緣的高介電薄膜。

Pop補(bǔ)充說：“最后，我們需要改進(jìn)這種晶體管的電觸點(diǎn)。這是不足為奇的，因?yàn)閷τ谌魏纬〔牧?包括其他2D材料或非常薄的硅)而言，制作高質(zhì)量的電觸點(diǎn)是極具挑戰(zhàn)性的。”