直擊關(guān)于Xilinx UltraScale架構(gòu)、Virtex和Kintex UltraScale架構(gòu)FPGA 和最新的Vivado開發(fā)工具的9大要點

小編關(guān)于Virtex和Kintex UltraScale架構(gòu)的FPGA和Vivado開發(fā)工具的一些主要的看點：

• 基于UltraScale架構(gòu)的FPGA實現(xiàn)數(shù)據(jù)傳輸機(jī)制是通過將高性能的并行專用IO接口和高速的串行收發(fā)器結(jié)合起來實現(xiàn)的，UltraScale架構(gòu)的串行收發(fā)器傳送數(shù)據(jù)的速率能夠達(dá)到16.3Gbps，滿足主流的串行協(xié)議要求，當(dāng)然傳輸速率也能夠達(dá)到32.75Gbps，允許25G+比特位的地板設(shè)計，而且相對以前的收發(fā)器而言，能夠大大降低每比特位傳輸?shù)墓摹ltraScale架構(gòu)的FPGA芯片中的收發(fā)器都兼容PCIe3.0和PCIe4.0，專用的PCIe集成模塊支持PCIe3.0 X8型端口和根端口的設(shè)計需求。

• UltraScale架構(gòu)包含了功能強(qiáng)大的可重配置時鐘管理電路，主要包括時鐘綜合，緩存模塊和布局組件，共同協(xié)作組成了高性能的時鐘框架，能夠滿足各種設(shè)計的要求。這個時鐘網(wǎng)絡(luò)允許在FPGA內(nèi)部靈活的對時鐘信號進(jìn)行布局布線，來降低時鐘偏差、功耗和延遲，將時鐘信號的傳輸誤差降到最小。

• 與以往的FPGA相比，UltraScale架構(gòu)的FPGA中的時鐘分割和門控間隔技術(shù)能夠提供對時鐘功耗的額外控制。

• 如今的FPGA結(jié)構(gòu)包含很多組件，例如可配置邏輯塊(CLB),CLB中又包含六輸入查找表(LUTS)和觸發(fā)器;帶有27x18乘法器的DSP;36Kbit的塊RAM存儲單元，支持內(nèi)置FIFO和ECC。此外還有很多的邏輯功能，CLB支持移位寄存器，乘法器和進(jìn)位邏輯，也能將LUT配置成分布式存儲模塊，當(dāng)可配置的高效的塊RAM資源不夠時，這將是一個非常好的彌補(bǔ)方法。DSP組件也進(jìn)行了更新強(qiáng)化，支持96比特位寬的XOR(異或)功能，支持27比特位的超前進(jìn)位加法器和30比特位寬的輸入信號，DSP部分能夠獨立完成很多功能，包括乘累加、乘加和模式識別等運算。

• UltraScale架構(gòu)包含了幾種流行的通信協(xié)議的集成模塊。例如在Kintex和Virtex UltraScale系列的器件中集成了支持PCIe、100G以太網(wǎng)和150G Interlaken協(xié)議的多功能集成模塊。

• 除了通信協(xié)議外，每個I/O模塊包含了一個可編程存儲器的PHY，通過MIG(存儲器接口生成器)工具實現(xiàn)功能配置。

UltraScale架構(gòu)和優(yōu)化后的Vivado開發(fā)工具的推出，Xilinx為開發(fā)人員提供了高效率的解決方案，大大縮減了開發(fā)周期。

• Vivado IP封裝器和IP核目錄采用IP-XACT標(biāo)準(zhǔn)，這個標(biāo)準(zhǔn)時由SPIRIT Consortium創(chuàng)建的，已經(jīng)成為封裝、集成和重復(fù)使用IP核的標(biāo)準(zhǔn)結(jié)構(gòu)，Vivado IP封裝器可以將約束文件、測試激勵文件和說明文檔集成在一起，用于擴(kuò)展你自己的IP核目錄，可以保存問你自己的本地文件或者存放在一個共享的網(wǎng)絡(luò)驅(qū)動器上。

• Vivado IP核目錄允許開發(fā)人員將他們自己的IP核與Xilinx和第三方提供的IP核放在一起管理，這樣采用一致的易于使用的方式，所有IP核可以再不同的設(shè)計團(tuán)隊之間共享使用。

• Vivado IP核集成器(IPI)采用以IP核為中心的設(shè)計流程，這樣可以加快系統(tǒng)集成的時間，將系統(tǒng)的各部分組件更快更容易的集成在一起，形成一個系統(tǒng)。使用內(nèi)部交互的圖像化用戶界面，IPI提供智能自動連接IP核接口，一鍵生成IP子系統(tǒng)和強(qiáng)大的調(diào)試功能，讓設(shè)計開發(fā)人員能夠以快速簡單容易的方式將他們IP核目錄里面的IP核連接集成在一起。