大功率VDMOS(200V)的設(shè)計(jì)研究

功率MOS場效應(yīng)晶體管是新一代電力電子開關(guān)器件，在微電子工藝基礎(chǔ)上實(shí)現(xiàn)電力設(shè)備高功率大電流的要求。自從垂直導(dǎo)電雙擴(kuò)散VDMOS(VerticalDou-ble-diff used Metal Oxide Semiconductor)新結(jié)構(gòu)誕生以來，電力MOSFET得到了迅速發(fā)展。本文分別從管芯的靜態(tài)參數(shù)設(shè)計(jì)方面，介紹了VMDOS(200 V)設(shè)計(jì)的方法以及仿真的結(jié)果，并對流片結(jié)果進(jìn)行了比較。

1 芯片設(shè)計(jì)

1.1 芯片設(shè)計(jì)思路設(shè)計(jì)

高壓的VDMOS器件，希望得到高的耐壓容量，低的特征導(dǎo)通電阻。降低導(dǎo)通電阻的方法主要是：減薄外延厚度、降低外延層電阻率、增加?xùn)砰LLG、降低P-body的結(jié)深(xp+wo);而高的耐壓容量要求：增加外延層厚度、增加外延電阻率、減小櫥長LG，P-body的結(jié)深對耐壓的影響取決于P-body間距的減小和外延耗盡厚度的減薄哪個(gè)因素對耐壓的影響更大。高壓VDMOS的靜態(tài)參數(shù)優(yōu)化設(shè)計(jì)主要矛盾集中在外延的選擇、柵長及P-body的結(jié)深的確定上。

1.2 VDMOS耐壓的設(shè)計(jì)

使半導(dǎo)體器件耐壓受到限制的電擊穿有雪崩擊穿與隧道擊穿2種，隧道擊穿主要發(fā)生在耐壓小于7 V的低壓器件中。在這里只討論高壓器件所涉及到的雪崩擊穿。計(jì)算雪崩擊穿的公式：

αeff=1.8×10-35E7cm-1

式中：E以V/cm為單位。

表1中列出了幾種結(jié)的擊穿電壓、最大電場EM與耗盡層厚度的關(guān)系。

表1中：VBR的單位V，NB的單位為cm-3。NB對單邊突變結(jié)代表輕摻雜區(qū)的雜質(zhì)濃度，對雙邊突變結(jié)代表：

式中：NA及ND是兩邊的雜質(zhì)濃度;a代表線性緩變結(jié)雜質(zhì)濃度梯度單位為：cm-4。

當(dāng)襯底雜質(zhì)濃度NB低而a值大時(shí)，VBR過渡到最下方的斜線，與單邊突變結(jié)一致;當(dāng)NB高而a值小時(shí)，VBR與NB無關(guān)，這相當(dāng)于線性緩變結(jié)的情形。

由于導(dǎo)通電阻隨擊穿電壓猛烈增長，使得提高表面擊穿電壓在功率MOS中顯得格外重要，因?yàn)槿舯砻鎿舸╇妷旱陀隗w內(nèi)很多，即等于此耐壓的管子要以無謂增大導(dǎo)通電阻作犧牲來達(dá)到。為了提高表面擊穿電壓，功率MOS常用的終端技術(shù)有浮空場限環(huán)、場板等，有時(shí)還將這些技術(shù)結(jié)合起來使用，使表面擊穿電壓達(dá)到體內(nèi)擊穿電壓的70 %～90%。

現(xiàn)代的終端技術(shù)已能使表面擊穿電壓達(dá)到體內(nèi)理想一維電場分布的擊穿電壓的90%，在這種情況下，另一影響擊穿電壓的因素需要考慮，這就是每一個(gè)阱邊角上的電場集中效應(yīng)。當(dāng)兩個(gè)P阱之間距離很近時(shí)，邊角電場出現(xiàn)峰值并不明顯，擊穿電壓沒有多大下降，但是P阱靠近則導(dǎo)通電阻也變大。由此可見，在這種情形下，高壓器件的元胞圖形對導(dǎo)通電阻又發(fā)生影響。計(jì)算表明方形阱最差，因?yàn)槠浣巧蠟榍蛎娼Y(jié)，擊穿最低。條狀結(jié)構(gòu)的P阱沒有角，只有邊，邊上為圓柱結(jié)，擊穿電壓稍高，但條狀結(jié)構(gòu)有較高的導(dǎo)通電阻，仔細(xì)的研究結(jié)果表明，最優(yōu)的結(jié)構(gòu)是圓形元胞，而且兩個(gè)P阱之間的距離應(yīng)比由邊緣電場決定的距離稍大。但是，圓形在制版過程和工藝對準(zhǔn)方面有一定的困難，所以近似圓形的六角形成為最佳的選擇。[!--empirenews.page--]

1.3 閾值電壓的設(shè)計(jì)

對于多晶硅柵的NMOS管，閾值電壓可寫作：

式中：Vcp是高濃度N+摻雜的多晶硅柵和P-body區(qū)的接觸電勢，△VTh是強(qiáng)反型下的表面勢：

當(dāng)達(dá)到和超出閾值電壓時(shí)，△V=△Vth=(kT/q)ln(nA/ni);Qss是Si-SiO2界面雜質(zhì)引入的電荷，通常它帶負(fù)電。

1.4 導(dǎo)通電阻的設(shè)計(jì)

導(dǎo)通電阻Ron=Rcs+Rbs+Rch+Ra+Rj+Re+Rbd+Rcd。各部分的含義為：Rcs為源極引線與N+源區(qū)接觸電阻，該電阻可通過適當(dāng)?shù)慕饘倩に嚩怪雎圆挥?jì);Rbs源區(qū)串聯(lián)電阻;Rch溝道電阻;Ra柵電極正下方N-區(qū)表面積累層電阻;RJ相鄰兩P阱間形成的J型管區(qū)電阻;Re高阻外延層的導(dǎo)通電阻;Rbd漏極N+層(即襯底)的導(dǎo)通電阻，由于此處雜質(zhì)濃度較高，因此Rbd可忽略不計(jì);Rcd為漏極接觸電阻，其阻值較小，可忽略不計(jì)。

在200 V的器件中Rch起著主要作用：

理論上可以通過減小溝道長度或增加溝道內(nèi)電子遷移率的辦法來減小溝道電阻。但對于N溝道MOSFET器件，電子遷移率可近似看作常數(shù)，而溝道長度受到溝道穿通二次擊穿的限制。目前通過增加溝道寬度即提高元胞密度是減小溝道電阻的主要方法。

1.5 參數(shù)的仿真結(jié)果

該器件用Tsuprem 4和Medici軟件混合仿真。關(guān)鍵工藝參數(shù)為：外延厚度20μm，外延電阻率5Ω·cm;柵氧厚度52 nm(5+40+5 min);P阱注入劑量在3×1013cm-3，推阱時(shí)間為65 min。表2給出了靜態(tài)參數(shù)表。

各參數(shù)仿真圖如圖1，圖2所示。

1.6 結(jié)終端仿真結(jié)果

結(jié)終端結(jié)合自對準(zhǔn)工藝，P等位和場限環(huán)的形成依靠多晶和場氧進(jìn)行阻擋，利用多晶硅作為金屬場板。使用了1個(gè)等位環(huán)和3個(gè)場限環(huán)，耐壓可以達(dá)到242 V，仿真結(jié)果如圖3～5所示。

2 制造結(jié)果

在基于設(shè)計(jì)和封裝控制的基礎(chǔ)上，進(jìn)行了樣品的試制。采用的是TO-257的扁平封裝。管芯試制樣品后，對相關(guān)參數(shù)進(jìn)行了測試，測試結(jié)果見表3所示。因?yàn)閷?dǎo)通電阻是在封裝之后測試，在封裝后會(huì)引入一定的封裝電阻，所以導(dǎo)通電阻比仿真時(shí)略有增大。隨后對管芯進(jìn)行了封裝，試驗(yàn)產(chǎn)品出來后，發(fā)現(xiàn)有近一半產(chǎn)品的閾值電壓有所縮小，有的甚至降到1V以下。出現(xiàn)這一問題，及時(shí)查找原因，發(fā)現(xiàn)燒結(jié)時(shí)間過長可能是閾值電壓縮小的主要原因。由于本產(chǎn)品外形的特殊性，燒結(jié)時(shí)，每一船放的產(chǎn)品只數(shù)不能過多。而量少了，原來的燒結(jié)時(shí)間就顯得過長。燒結(jié)時(shí)使用的是氫氣保護(hù)，燒結(jié)時(shí)間長了，使氫離子在柵極上堆積，致使閾值電壓下降。于是嘗試著將燒結(jié)時(shí)間縮短，可是燒出來又出現(xiàn)了新的問題：很多產(chǎn)品的燒結(jié)焊料熔化不均勻，使芯片與底座燒結(jié)不牢，用探針一戳，就掉下來了。為了解決這一矛盾，反復(fù)試驗(yàn)將燒結(jié)時(shí)間用秒數(shù)來增減。最終達(dá)到在焊料完全均勻熔化的前提下，又使閾值電壓不至于縮小。[!--empirenews.page--]

3 結(jié)語

200V VDMOS器件的設(shè)計(jì)主要受到擊穿電壓和導(dǎo)通電阻兩個(gè)參數(shù)的相互影響和相互制約，在設(shè)計(jì)中應(yīng)優(yōu)化兩個(gè)參數(shù)的范圈。在滿足其中一個(gè)的條件下使另一個(gè)達(dá)到最優(yōu)的選擇，采用仿真設(shè)計(jì)可大大減少設(shè)計(jì)成本。