矽晶片/封裝技術(shù)加持 新MOSFET效能/體積齊優(yōu)化
[導(dǎo)讀]新問世的NexFET Power Block透過矽晶片及封裝技術(shù)的突破，來滿足小尺寸產(chǎn)品的高效率及高電量需求，其所占空間約為離散式MOSFET的一半，可降低相關(guān)寄生效應(yīng)，并使同步降壓電源配置，能夠在效能方面超越離散式MOSFET電
新問世的NexFET Power Block透過矽晶片及封裝技術(shù)的突破，來滿足小尺寸產(chǎn)品的高效率及高電量需求，其所占空間約為離散式MOSFET的一半，可降低相關(guān)寄生效應(yīng)，并使同步降壓電源配置，能夠在效能方面超越離散式MOSFET電晶體。
矽晶片及封裝技術(shù)的進展驅(qū)動小尺寸產(chǎn)品的高效率及高電量需求，德州儀器(TI)推出的一款NexFET Power Block結(jié)合此兩種技術(shù)以達(dá)較高效能，其所占空間約為離散式金屬氧化物半導(dǎo)體場效電晶體(MOSFET)一半。本文將說明此類新技術(shù)，并重點解說其中的效能優(yōu)點。
從伺服器到基地臺，終端設(shè)備使用者愈來愈注重效率與功率耗損，以及兩者對于每年營運成本的影響，此表示設(shè)計人員必須提升電源轉(zhuǎn)換過程效率。傳統(tǒng)提升直流對直流(DC-DC)同步降壓轉(zhuǎn)換器的方法，包括透過低導(dǎo)通電阻(RDS(on))裝置減少MOSFET的傳導(dǎo)耗損，以及透過低頻率運作，降低切換耗損。RDS(on)逐漸提升會降低效益，低RDS(on)裝置則有極大寄生電容，而無法發(fā)揮提升功率密度的高頻率運作。德州儀器推出的上述產(chǎn)品設(shè)計可運用專有電源、MOSFET的較低閘極與較新的堆疊晶粒封裝技術(shù)，達(dá)到效率提升。
新矽晶片電阻極低
在一般的同步降壓轉(zhuǎn)換器中，MOSFET開關(guān)的主要耗損包括切換耗損、傳導(dǎo)耗損、本體二極體耗損及閘極驅(qū)動耗損，這些切換耗損是由裝置結(jié)構(gòu)內(nèi)形成的寄生電容所致，傳導(dǎo)損耗起因于裝置在增強模式運作中的電阻RDS(on)，本體二極體耗損是正向電壓及反向復(fù)原(Qrr)的結(jié)果，閘極驅(qū)動耗損則取決于MOSFET的閘電荷(Qg)，因此，寄生電容及RDS(on)會決定裝置在特定應(yīng)用中的效能?，F(xiàn)今低電壓MOSFET中最常用的技術(shù)是Trench-FET(圖1)。相較于舊式的平面技術(shù)，該技術(shù)能針對特定晶片尺寸達(dá)到超低電阻，唯一缺點是寄生電容會隨之增加。大區(qū)域的溝道壁不利于縮小內(nèi)部電容體積，其中產(chǎn)生的高電容，使設(shè)計人員必須在優(yōu)化效率的低運作頻率與功率密度較佳的高頻率之間做出抉擇。
圖1 MOSFET結(jié)構(gòu)比較
德州儀器推出的該款產(chǎn)品可達(dá)到類似于Trench-FET技術(shù)的特定通導(dǎo)電阻，減少約50%相關(guān)寄生電容。該裝置采用橫向擴散金屬氧化物半導(dǎo)體(LDMOS)，并結(jié)合垂直電流達(dá)到高電流密度。仔細(xì)查看圖1顯示的結(jié)構(gòu)，可看出閘極下方的區(qū)域，有源極與汲極區(qū)域的最低限度重疊，有助于縮小內(nèi)部電容的體積，電容縮小之后，開關(guān)裝置所需的電荷如Qg、源極電荷(Qgs)、閘汲極電荷(Qgd)即減少，加快裝置開關(guān)的速度，使MOSFET的切換耗損降低，驅(qū)動電路所需的電源也因此減少，使得驅(qū)動器的耗損降低。裝置內(nèi)的Qgd會影響裝置的切換耗損，也會決定開關(guān)避免電容器(C)最大電壓變動率(dv/dt)開啟的能力，因而造成效率降低且可能使MOSFET受損。NexFET裝置中極低的Qgd會使時間效率大為降低，并且可能造成C dv/dt。
新式電源封裝可達(dá)高電性效能
市面上有廠商推出的一款電源MOSFET可降低寄生電容，也適合用于制作理想的開關(guān)。為了充分發(fā)揮一般同步降壓轉(zhuǎn)換器的效能，需要將功率級中兩個MOSFET形成的電源電路寄生電感及電阻降至最低，透過新式封裝技術(shù)，即可達(dá)到效果，其中，MOSFET是以兩個銅夾堆疊于接地引線框架(圖2)。最終形成的電源配置封裝具有電力電子產(chǎn)品業(yè)界相當(dāng)獨特的特性，能夠發(fā)揮較小體積、低寄生效應(yīng)、較佳散熱效能及較穩(wěn)定可靠性等功能。
圖2 來源抑制技術(shù)使MOSFET能夠予以堆疊。
為了達(dá)到小體積及最低寄生效應(yīng)，該款產(chǎn)品封裝設(shè)計采用堆疊拓?fù)洹碓匆种莆夹g(shù)能夠使高端晶粒堆疊于低端電晶體，以便透過簡易且符合成本效益的方式，實作同步降壓轉(zhuǎn)換器拓?fù)?。低階晶粒接在引線框架的主墊片，可供MOSFET組的接地連接(圖3)。低位汲極透過形成裝置切換節(jié)點(VSW)的粗銅夾連接于外部。在粗銅夾頂端，一顆晶粒焊接于同樣采用來源抑制技術(shù)的高階MOSFET。最后，另一支粗銅夾將高階汲極，即為降壓轉(zhuǎn)換器的輸入電壓(VIN)連接于裝置的外部接腳。閘極連接是以Au連接線(TG及BG)進行，TGR是IC驅(qū)動器的頂端閘極回歸。TGR是切換電壓節(jié)點偵測訊號，能夠使IC驅(qū)動是將高階MOSFET閘極適度偏壓。
圖3 NexFET Power Block的橫截面圖顯示獨特的封裝方式。
此封裝可達(dá)到高效率所需的較佳電性效能。高效率的成因在于：首先，其使用粗銅夾進行高電流連接VIN及VSW，因此比連接線解決方案更能夠降低裝置的RDS(on)，這也降低傳導(dǎo)耗損。其次，薄矽晶片可將裝置基板對于RDS(on)的影響降低，而實質(zhì)減少傳導(dǎo)耗損。再者，堆疊的組態(tài)可幾乎完全消除高階與低階MOSFET之間的寄生電感及電阻，而且相較于連接線解決方案，使用粗銅夾可實質(zhì)減少與VIN及VSW連線相關(guān)的寄生效應(yīng)。如需封裝寄生元件的詳細(xì)圖解，請參閱圖4。一般而言，降低或甚至消除降壓轉(zhuǎn)換器的內(nèi)部寄生效應(yīng)能夠使系統(tǒng)由于切換耗損減少而加速切換，并提高運作頻率。
圖4 NexFET Power Block寄生模型封裝
該產(chǎn)品散熱效能中，從接點到機殼所測得的熱阻抗(RΘJC)為每瓦(W)2℃，從接點到環(huán)境所測得的熱阻抗(RΘJA)為每瓦50℃。這些低熱阻抗值的主要成因在于較輕薄的矽晶片及粗銅夾，有助于將產(chǎn)生的熱度傳導(dǎo)至封裝外部?；蛟S有人認(rèn)為堆疊的拓?fù)鋾黾咏狱c溫度，尤其是在高階電晶體，不過，熱度測量及模擬顯示，在正常運作中，高階接點溫度僅比低階晶粒接點溫度高不到1℃。例如，將該產(chǎn)品掛載于一般應(yīng)用電路板進行試驗，低階晶粒耗用2瓦，而高階晶粒耗用1瓦時，高階MOSFET接點僅比低階裝置接點高0.4℃。由于晶粒之間的熱阻抗相當(dāng)?shù)?，而且晶片將堆疊產(chǎn)生的熱度實質(zhì)傳導(dǎo)至封裝外部，如此的結(jié)果算是相當(dāng)合理。
低功率耗損所達(dá)到的散熱效能，使該款MOSFET能夠以使用兩組離散式MOSFET運作同類型解決方案的類似溫度運作。圖5比較該款MOSFET與兩組MOSFET的溫度。兩款電路均在近似條件下運作，不過前者的接點溫度低于離散式低端MOSFET，而高于高階裝置。 [!--empirenews.page--]
圖5 離散式MOSFET與CSD86350Q5D NexFET Power Block熱度比較
另一個重要的特點是封裝的可靠性效能。該款MOSFET通過以下可靠性測試：
·一千個周期溫度循環(huán)
-40～125℃(七十七組的三顆電池)
·一萬個周期電源循環(huán)
Δ接點溫度為100℃(七十七組的三顆電池)
·96小時壓熱器
121℃/100%RH(七十七組的三顆電池)
·1,000小時汲極至源極(THB)
85℃/85%RH(七十七組的三顆電池)
·1,000小時高溫反向偏置(HTRB)
150℃/80%額定VDS(七十七組的三顆電池)
·1,000小時高溫閘極偏置(HTGB)
150℃/80% 額定VGS(七十七組的三顆電池)
變薄的矽晶片厚度、降低的材料成本以及引線框架與晶片的詳細(xì)設(shè)計等，造就較可靠的裝置，能夠承受高度溫度循環(huán)及濕度，效能較不受影響。
超越離散式MOSFET新電源解決方案效能高
新款MOSFET的來源抑制技術(shù)及堆疊晶粒封裝技術(shù)，可降低相關(guān)寄生效應(yīng)，并使同步降壓電源配置，能夠在效能方面超越離散式MOSFET電晶體。相較于類似傳導(dǎo)及切換特性的兩組離散式該款產(chǎn)品，在25安培(A)的條件下，電源配置的效率高出2%(圖6)。效率最高可達(dá)93%以上，在25安培時達(dá)到90.7%。效能提高表示功率耗損減少20%以上。功率耗損減少有助于提升散熱效能，并降低系統(tǒng)運作成本，另外也可達(dá)到更高的頻率運作，而提升功率密度。
圖6 NexFET Power Block提升效率效果優(yōu)于類似離散式MOSFET。
除了提升效能及電路板空間比離散式MOSFET縮小50%之外，其效能也有助于加速開發(fā)。在離散式實作中，必須在連接兩組裝置時注意配置以降低電感，如今已不再是問題。接腳輸出的設(shè)計適合用來放置離散式元件，其中包括靠近封裝放置輸入電容，以及輸入電容與脈沖寬頻調(diào)變(PWM)控制器IC封裝另一端，會產(chǎn)生雜訊切換節(jié)點的輸出電感。且該產(chǎn)品的接地引線框架也有助于提升散熱效能，并降低電磁干擾(EMI)。此類特性能夠讓設(shè)計人員在首次使用該產(chǎn)品進行設(shè)計時較易成功。
(本文作者任職于德州儀器)
矽晶片及封裝技術(shù)的進展驅(qū)動小尺寸產(chǎn)品的高效率及高電量需求，德州儀器(TI)推出的一款NexFET Power Block結(jié)合此兩種技術(shù)以達(dá)較高效能，其所占空間約為離散式金屬氧化物半導(dǎo)體場效電晶體(MOSFET)一半。本文將說明此類新技術(shù)，并重點解說其中的效能優(yōu)點。
從伺服器到基地臺，終端設(shè)備使用者愈來愈注重效率與功率耗損，以及兩者對于每年營運成本的影響，此表示設(shè)計人員必須提升電源轉(zhuǎn)換過程效率。傳統(tǒng)提升直流對直流(DC-DC)同步降壓轉(zhuǎn)換器的方法，包括透過低導(dǎo)通電阻(RDS(on))裝置減少MOSFET的傳導(dǎo)耗損，以及透過低頻率運作，降低切換耗損。RDS(on)逐漸提升會降低效益，低RDS(on)裝置則有極大寄生電容，而無法發(fā)揮提升功率密度的高頻率運作。德州儀器推出的上述產(chǎn)品設(shè)計可運用專有電源、MOSFET的較低閘極與較新的堆疊晶粒封裝技術(shù)，達(dá)到效率提升。
新矽晶片電阻極低
在一般的同步降壓轉(zhuǎn)換器中，MOSFET開關(guān)的主要耗損包括切換耗損、傳導(dǎo)耗損、本體二極體耗損及閘極驅(qū)動耗損，這些切換耗損是由裝置結(jié)構(gòu)內(nèi)形成的寄生電容所致，傳導(dǎo)損耗起因于裝置在增強模式運作中的電阻RDS(on)，本體二極體耗損是正向電壓及反向復(fù)原(Qrr)的結(jié)果，閘極驅(qū)動耗損則取決于MOSFET的閘電荷(Qg)，因此，寄生電容及RDS(on)會決定裝置在特定應(yīng)用中的效能?，F(xiàn)今低電壓MOSFET中最常用的技術(shù)是Trench-FET(圖1)。相較于舊式的平面技術(shù)，該技術(shù)能針對特定晶片尺寸達(dá)到超低電阻，唯一缺點是寄生電容會隨之增加。大區(qū)域的溝道壁不利于縮小內(nèi)部電容體積，其中產(chǎn)生的高電容，使設(shè)計人員必須在優(yōu)化效率的低運作頻率與功率密度較佳的高頻率之間做出抉擇。
圖1 MOSFET結(jié)構(gòu)比較
德州儀器推出的該款產(chǎn)品可達(dá)到類似于Trench-FET技術(shù)的特定通導(dǎo)電阻，減少約50%相關(guān)寄生電容。該裝置采用橫向擴散金屬氧化物半導(dǎo)體(LDMOS)，并結(jié)合垂直電流達(dá)到高電流密度。仔細(xì)查看圖1顯示的結(jié)構(gòu)，可看出閘極下方的區(qū)域，有源極與汲極區(qū)域的最低限度重疊，有助于縮小內(nèi)部電容的體積，電容縮小之后，開關(guān)裝置所需的電荷如Qg、源極電荷(Qgs)、閘汲極電荷(Qgd)即減少，加快裝置開關(guān)的速度，使MOSFET的切換耗損降低，驅(qū)動電路所需的電源也因此減少，使得驅(qū)動器的耗損降低。裝置內(nèi)的Qgd會影響裝置的切換耗損，也會決定開關(guān)避免電容器(C)最大電壓變動率(dv/dt)開啟的能力，因而造成效率降低且可能使MOSFET受損。NexFET裝置中極低的Qgd會使時間效率大為降低，并且可能造成C dv/dt。
新式電源封裝可達(dá)高電性效能
市面上有廠商推出的一款電源MOSFET可降低寄生電容，也適合用于制作理想的開關(guān)。為了充分發(fā)揮一般同步降壓轉(zhuǎn)換器的效能，需要將功率級中兩個MOSFET形成的電源電路寄生電感及電阻降至最低，透過新式封裝技術(shù)，即可達(dá)到效果，其中，MOSFET是以兩個銅夾堆疊于接地引線框架(圖2)。最終形成的電源配置封裝具有電力電子產(chǎn)品業(yè)界相當(dāng)獨特的特性，能夠發(fā)揮較小體積、低寄生效應(yīng)、較佳散熱效能及較穩(wěn)定可靠性等功能。
圖2 來源抑制技術(shù)使MOSFET能夠予以堆疊。
為了達(dá)到小體積及最低寄生效應(yīng)，該款產(chǎn)品封裝設(shè)計采用堆疊拓?fù)洹碓匆种莆夹g(shù)能夠使高端晶粒堆疊于低端電晶體，以便透過簡易且符合成本效益的方式，實作同步降壓轉(zhuǎn)換器拓?fù)?。低階晶粒接在引線框架的主墊片，可供MOSFET組的接地連接(圖3)。低位汲極透過形成裝置切換節(jié)點(VSW)的粗銅夾連接于外部。在粗銅夾頂端，一顆晶粒焊接于同樣采用來源抑制技術(shù)的高階MOSFET。最后，另一支粗銅夾將高階汲極，即為降壓轉(zhuǎn)換器的輸入電壓(VIN)連接于裝置的外部接腳。閘極連接是以Au連接線(TG及BG)進行，TGR是IC驅(qū)動器的頂端閘極回歸。TGR是切換電壓節(jié)點偵測訊號，能夠使IC驅(qū)動是將高階MOSFET閘極適度偏壓。
圖3 NexFET Power Block的橫截面圖顯示獨特的封裝方式。
此封裝可達(dá)到高效率所需的較佳電性效能。高效率的成因在于：首先，其使用粗銅夾進行高電流連接VIN及VSW，因此比連接線解決方案更能夠降低裝置的RDS(on)，這也降低傳導(dǎo)耗損。其次，薄矽晶片可將裝置基板對于RDS(on)的影響降低，而實質(zhì)減少傳導(dǎo)耗損。再者，堆疊的組態(tài)可幾乎完全消除高階與低階MOSFET之間的寄生電感及電阻，而且相較于連接線解決方案，使用粗銅夾可實質(zhì)減少與VIN及VSW連線相關(guān)的寄生效應(yīng)。如需封裝寄生元件的詳細(xì)圖解，請參閱圖4。一般而言，降低或甚至消除降壓轉(zhuǎn)換器的內(nèi)部寄生效應(yīng)能夠使系統(tǒng)由于切換耗損減少而加速切換，并提高運作頻率。
圖4 NexFET Power Block寄生模型封裝
該產(chǎn)品散熱效能中，從接點到機殼所測得的熱阻抗(RΘJC)為每瓦(W)2℃，從接點到環(huán)境所測得的熱阻抗(RΘJA)為每瓦50℃。這些低熱阻抗值的主要成因在于較輕薄的矽晶片及粗銅夾，有助于將產(chǎn)生的熱度傳導(dǎo)至封裝外部?；蛟S有人認(rèn)為堆疊的拓?fù)鋾黾咏狱c溫度，尤其是在高階電晶體，不過，熱度測量及模擬顯示，在正常運作中，高階接點溫度僅比低階晶粒接點溫度高不到1℃。例如，將該產(chǎn)品掛載于一般應(yīng)用電路板進行試驗，低階晶粒耗用2瓦，而高階晶粒耗用1瓦時，高階MOSFET接點僅比低階裝置接點高0.4℃。由于晶粒之間的熱阻抗相當(dāng)?shù)?，而且晶片將堆疊產(chǎn)生的熱度實質(zhì)傳導(dǎo)至封裝外部，如此的結(jié)果算是相當(dāng)合理。
低功率耗損所達(dá)到的散熱效能，使該款MOSFET能夠以使用兩組離散式MOSFET運作同類型解決方案的類似溫度運作。圖5比較該款MOSFET與兩組MOSFET的溫度。兩款電路均在近似條件下運作，不過前者的接點溫度低于離散式低端MOSFET，而高于高階裝置。 [!--empirenews.page--]
圖5 離散式MOSFET與CSD86350Q5D NexFET Power Block熱度比較
另一個重要的特點是封裝的可靠性效能。該款MOSFET通過以下可靠性測試：
·一千個周期溫度循環(huán)
-40～125℃(七十七組的三顆電池)
·一萬個周期電源循環(huán)
Δ接點溫度為100℃(七十七組的三顆電池)
·96小時壓熱器
121℃/100%RH(七十七組的三顆電池)
·1,000小時汲極至源極(THB)
85℃/85%RH(七十七組的三顆電池)
·1,000小時高溫反向偏置(HTRB)
150℃/80%額定VDS(七十七組的三顆電池)
·1,000小時高溫閘極偏置(HTGB)
150℃/80% 額定VGS(七十七組的三顆電池)
變薄的矽晶片厚度、降低的材料成本以及引線框架與晶片的詳細(xì)設(shè)計等，造就較可靠的裝置，能夠承受高度溫度循環(huán)及濕度，效能較不受影響。
超越離散式MOSFET新電源解決方案效能高
新款MOSFET的來源抑制技術(shù)及堆疊晶粒封裝技術(shù)，可降低相關(guān)寄生效應(yīng)，并使同步降壓電源配置，能夠在效能方面超越離散式MOSFET電晶體。相較于類似傳導(dǎo)及切換特性的兩組離散式該款產(chǎn)品，在25安培(A)的條件下，電源配置的效率高出2%(圖6)。效率最高可達(dá)93%以上，在25安培時達(dá)到90.7%。效能提高表示功率耗損減少20%以上。功率耗損減少有助于提升散熱效能，并降低系統(tǒng)運作成本，另外也可達(dá)到更高的頻率運作，而提升功率密度。
圖6 NexFET Power Block提升效率效果優(yōu)于類似離散式MOSFET。
除了提升效能及電路板空間比離散式MOSFET縮小50%之外，其效能也有助于加速開發(fā)。在離散式實作中，必須在連接兩組裝置時注意配置以降低電感，如今已不再是問題。接腳輸出的設(shè)計適合用來放置離散式元件，其中包括靠近封裝放置輸入電容，以及輸入電容與脈沖寬頻調(diào)變(PWM)控制器IC封裝另一端，會產(chǎn)生雜訊切換節(jié)點的輸出電感。且該產(chǎn)品的接地引線框架也有助于提升散熱效能，并降低電磁干擾(EMI)。此類特性能夠讓設(shè)計人員在首次使用該產(chǎn)品進行設(shè)計時較易成功。
(本文作者任職于德州儀器)
下載文檔
