18吋晶圓與EUV微影難度高半導(dǎo)體制程面臨挑戰(zhàn)

根據(jù)Extremetech網(wǎng)站報(bào)導(dǎo)，極紫外光(EUV)微影技術(shù)仍待克服，以及18吋晶圓計(jì)畫目前仍充滿變數(shù)，種種消息對(duì)半導(dǎo)體產(chǎn)業(yè)而言，已出現(xiàn)技術(shù)亟待突破的關(guān)鍵期。2012年，臺(tái)積電、英特爾(Intel)與三星電子(Samsung Electronics)傳出將支持歐洲最大半導(dǎo)體設(shè)備供應(yīng)商ASML發(fā)展18吋(450mm)晶圓，外界一致認(rèn)為產(chǎn)業(yè)對(duì)發(fā)展18吋晶圓有所共識(shí)。但2013年12月ASML傳出該計(jì)畫暫停，英特爾Fab D1X與Fab 42 18吋晶圓廠也傳出暫停消息。 18吋晶圓能否成真，也攸關(guān)EUV技術(shù)發(fā)展。從193nm微影技術(shù)進(jìn)步到EUV技術(shù)后，其實(shí)仍有諸多技術(shù)問題有待克服，其中之一就是光源能(source power)?？上攵D(zhuǎn)換到EUV技術(shù)與18吋晶圓所衍生的巨大成本，可能是要考量因素之一。EUV原可降低過去使用雙重曝光(Double Patterning)帶來的較高成本，18吋晶圓成本雖高，但較大面積使IC數(shù)量增加可以抵銷當(dāng)中成本，而且18吋晶圓具生產(chǎn)量( throughput)較高特點(diǎn)。但只要EUV技術(shù)無法順利派上用場(chǎng)，等于宣告18吋晶圓無用武之地。對(duì)此，為了顧及可能流失12吋晶圓(300mm)市場(chǎng)，三星據(jù)傳已打算暫停18吋晶圓供貨計(jì)畫。2014年2月的SPIE先進(jìn)微影技術(shù)研討會(huì)上，工程師已正式宣告被奉為半導(dǎo)體界發(fā)展圭臬的「摩爾定律」(Moore's law)已經(jīng)告終。因?yàn)槟壳?0nm節(jié)點(diǎn)下電晶體(transistor)成本下降已無法再尋求突破，也令人擔(dān)憂未來EUV與18吋晶圓的發(fā)展。一般認(rèn)為更新一代制程技術(shù)，可因GPU與CPU電晶體數(shù)量增加，而讓每單位面積成本下降，因?yàn)槊芏忍岣吆蟠砩a(chǎn)的數(shù)量可增加，每平方毫米成本因此獲得降低。理論上，即使單一電晶體成本增加，大尺寸晶圓每平方毫米可制造電晶體數(shù)量也會(huì)提高，但密度增加??也代表晶圓成本增加。因此，可降低雙重曝光衍生高成本的EUV技術(shù)與較大面積的18吋晶圓于是就被賦予眾望。臺(tái)積電在2014年SPIE先進(jìn)微影技術(shù)研討會(huì)上，曾嚴(yán)詞批評(píng)ASML的EUV技術(shù)進(jìn)度落后，并表示18吋晶圓推出時(shí)程，可能會(huì)再延后9年。這種說法，在業(yè)界來說，其實(shí)就是委婉地表示：這事已不會(huì)發(fā)生。據(jù)專家Chris Mack指出，從長(zhǎng)期趨勢(shì)可得知，微影技術(shù)占總制造成本比例越來越高。如果微影技術(shù)在低于14nm下仍無法符合經(jīng)濟(jì)效益，只好從別處設(shè)法尋求降低成本。他認(rèn)為目前只有3D電晶體與直通矽晶穿孔(Through-Silicon Via)封裝技術(shù)，是處理器設(shè)計(jì)唯一可行之路，也有人認(rèn)為結(jié)合全空乏絕緣上覆矽(fully depleted silicon-on-insulator)與FinFET設(shè)計(jì)或發(fā)展閘極環(huán)繞(gate-all-around)技術(shù)。但這些共通點(diǎn)就是都存在未知數(shù)。過去數(shù)十年來，半導(dǎo)體工程師都大致認(rèn)同當(dāng)代與未來應(yīng)發(fā)展的技術(shù)，即使各自晶圓廠采用不同制程，例如28nm有人采用前閘極(Gate-First)或采用后閘極，但都不影響長(zhǎng)期趨勢(shì)發(fā)展。但如果EUV技術(shù)在10nm無法與18吋晶圓相輔相成，達(dá)到降低成本效益，代表后續(xù)仍有一籮筐棘手的技術(shù)與經(jīng)濟(jì)效益問題亟待解決，任何人一旦押寶錯(cuò)誤技術(shù)，都可能導(dǎo)致流失市場(chǎng)以及投入巨大研發(fā)經(jīng)費(fèi)最后付諸流水的后果。 TOP▲