臺積電推16納米鰭式參考設(shè)計

時間：2013-09-18 05:59:00

關(guān)鍵字：臺積電 FINFET 晶體管

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[導(dǎo)讀]晶圓代工龍頭臺積電（2330）昨（17）日宣布，在開放創(chuàng)新平臺（OIP）架構(gòu)下成功推出三套全新經(jīng)過矽晶驗證的參考流程，協(xié)助客戶實現(xiàn)16納米鰭式場效晶體管（FinFET）制程系統(tǒng)單芯片與三維芯片（3D IC）堆疊封裝設(shè)計，電

晶圓代工龍頭臺積電（2330）昨（17）日宣布，在開放創(chuàng)新平臺（OIP）架構(gòu)下成功推出三套全新經(jīng)過矽晶驗證的參考流程，協(xié)助客戶實現(xiàn)16納米鰭式場效晶體管（FinFET）制程系統(tǒng)單芯片與三維芯片（3D IC）堆疊封裝設(shè)計，電子設(shè)計自動化（EDA）大廠與臺積電已透過多種芯片測試載具合作開發(fā)，并完成這些參考流程的驗證。

臺積電日前已宣布將提前16納米FinFET制程（16FinFET）量產(chǎn)時間，預(yù)估2014年初20納米系統(tǒng)單芯片制程（20SoC）導(dǎo)入量產(chǎn)，一年之后也就是2015年初，16FinFET也將導(dǎo)入量產(chǎn)。臺積電目前正在加快16FinFET制程的產(chǎn)線建置及技術(shù)研發(fā)，今年11月將首度進行16FinFET試投片。

臺積電此次推出的全新的參考流程，一是16FinFET數(shù)碼參考流程提供完整的技術(shù)支持協(xié)助解決后平面式（Post-Planar）芯片設(shè)計的挑戰(zhàn)，包括粹?。‥xtraction）、量化線距布局（Quantized Pitch Placement）、低VDD電壓操作、電遷移、電源管理。

二是16FinFET客制化設(shè)計參考流程提供包括類比、混合信號、客制化數(shù)碼與存儲器等晶體管級客制化設(shè)計與驗證。

三是提供三維集成電路（3D IC）參考流程，能夠克服以三維堆疊方式進行垂直集成時所帶來的新挑戰(zhàn)。而此部份也就是臺積電積極推動的CoWoS封裝技術(shù)。

臺積電研究發(fā)展副總經(jīng)理侯永清表示，這些參考流程讓設(shè)計人員能夠立即采用臺積電16FinFET制程技術(shù)進行設(shè)計，并且為發(fā)展穿透晶體管堆疊技術(shù)的三維集成電路鋪路。