GSS公司CEO Asen Asenov得出的結(jié)論是：在22nm之后，英特爾或許必須為其FinFET采用絕緣層上覆矽(SOI)晶圓。這或許也將對準備在晶片制程中導(dǎo)入FinFET技術(shù)的晶圓廠帶來啟示。
GSS 已經(jīng)進行了一些FinFET的TCAD模擬，并在其部落格上探討英特爾的22nm FinFET元件剖面圖實際上是更接近三角形的梯形，而非矩形。
而這次，GSS比較了不同形狀FinFET元件的導(dǎo)通電流(on-current)。GSS指出，在邏輯應(yīng)用中，多個鰭是并聯(lián)連接的，這使其具備非常平均的特性，但在SRAM電路中，單一鰭的變化則成為了特性和性能限制的關(guān)鍵。
三個以Garand模擬域覆蓋的英特爾FinFET元件TEM影像。/ 資料來源：GSS公司
GSS表示，盡管三個FinFET元件的鰭外形存在著顯著差異??，但導(dǎo)通電流的差距都在4%以內(nèi)。
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“與整片晶圓上所有晶片的制程變異相比，4%的變化算是很微小的。但這仍然是額外的變異，”Asenov說。他進一步指出，模擬結(jié)果顯示，F(xiàn)inFET制造技術(shù)是高度復(fù)雜且難以實現(xiàn)的，部份原因是缺乏可在電晶體之間提升淺溝槽隔離氧化物的平面化制程。而這可能會導(dǎo)致塊狀FinFET的高度改變。
Asenov承認，他們必須用假設(shè)數(shù)字來進行模擬。他們假設(shè)這些鰭實際上是未摻雜的，但在鰭的下方卻具有一個穿透固定器(punch-through stopper)摻雜物區(qū)域。“我們并不知道摻雜情況(dopant profiles)和應(yīng)力，但我們盡力做出合理的假設(shè)，”Asenov說。
導(dǎo)通電流、離子和閘極長度。/ 資料來源：GSS公司
GSS同時展示針對寬度為10nm和8nm的矩形FinFET元件模擬結(jié)果，并表示英特爾應(yīng)該還會繼續(xù)微縮下去。“如果你可以制造出矩形的FinFET元件，你就能得到大約20%左右的性能改進?！?/font>
Asenov s指出，從塊狀FinFET轉(zhuǎn)移到在SOI上建構(gòu)FinFET元件，有助于解決一些問題。“埋入式氧化層意味著不會再有填充溝槽的問題。而鰭高度則取決于氧化層上的矽元件深度。”
Asenov進一步指??出，他認為塊狀FinFET很難再微縮到16nm或14nm。SOI將有助于推動FinFET朝16nm甚至11nm發(fā)展。當然，晶圓會更昂貴，但晶圓廠總會知道如何節(jié)省成本。
GSS和格拉斯哥大學(University of Glasgow)的研究人員曾在2011年的國際電子元件會議(IEDM)上發(fā)表在SOI上實現(xiàn)FinFET的論文，該論文同時探討了他們?nèi)绾螡M足11nm CMOS節(jié)點對更低變異性的要求。
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